Tin tức

Độc giả quen thuộc với TSMC nên biết rằng gã khổng lồ đúc đã kết hợp các sản phẩm bao bì 2,5D và 3D của mình dưới một thương hiệu - "Vải 3D".Như họ mong đợi, khách hàng trong tương lai sẽ theo đuổi cả hai tùy chọn để cung cấp sự tích hợp dày đặc, không đồng nhất của các chức năng cấp hệ thống — ví dụ: lắp ráp dọc 3D "front-end" kết hợp với tích hợp 2.5D "back-end".

Về mặt kỹ thuật, sự tích hợp 2.5D của SoC với ngăn xếp HBM bộ nhớ băng thông cao "3D" đã là một sản phẩm kết hợp.Như đã trình bày ở trên, TSMC đang hình dung sự kết hợp phong phú hơn của các cấu trúc liên kết trong tương lai, kết hợp 3D SoIC với 2.5D CoWoS / InFO như một phần của thiết kế hệ thống không đồng nhất rất phức tạp.
Cũng giống như trình diễn công nghệ quy trình tại hội thảo, việc cập nhật công nghệ đóng gói rất đơn giản - nó cho thấy sự thành công của lộ trình và chỉ cần được tiếp tục thực hiện, có một số lĩnh vực cụ thể đại diện cho hướng đi mới mà chúng tôi sẽ nêu dưới đây.
Đặc biệt lưu ý là TSMC đầu tư vào một cơ sở tích hợp hệ thống tiên tiến sẽ hỗ trợ các sản phẩm 3D Fabric, cung cấp đầy đủ khả năng lắp ráp và sản xuất thử nghiệm.Theo TSMC, nhà máy đóng gói tiên tiến 3D Fabric hoàn toàn tự động đầu tiên trên thế giới ở Zhunan dự kiến ​​sẽ bắt đầu sản xuất vào nửa cuối năm nay.
Tại sao lại tập trung vào bao bì nâng cao
Theo cách hiểu nhất quán của mọi người, TSMC thực sự tham gia vào lĩnh vực kinh doanh xưởng đúc.Nhưng bước sang thế kỷ mới, dù là TSMC, Samsung hay thậm chí là Intel, đều lấy bao bì tiên tiến làm trọng tâm công việc của công ty.trong kết quả.
Theo báo cáo của semiwiki, Định luật Moore không còn tiết kiệm chi phí cho nhiều ứng dụng khác, đặc biệt là để tích hợp các chức năng không đồng nhất, chẳng hạn như mô-đun Đa chip (MCM) và Hệ thống trong gói SiP, v.v. Công nghệ "Moore than Moore" đã xuất hiện như một giải pháp thay thế để tích hợp nhiều logic và bộ nhớ, tương tự, MEMS, v.v. vào một giải pháp (hệ thống con).Tuy nhiên, những phương pháp này vẫn rất đặc trưng cho khách hàng và cần một lượng thời gian và chi phí phát triển đáng kể.
Nhìn vào lịch sử phát triển chip, trên thực tế, khái niệm bao bì tiên tiến đã tồn tại hàng thập kỷ.Thỏa hiệp bằng cách lắp ráp các chip cao cấp và khác nhau trong một gói là một cách để nâng cao thiết kế chip.Ngày nay, khái niệm này đôi khi được gọi là tích hợp không đồng nhất.Tuy nhiên, vì lý do chi phí, bao bì tiên tiến chủ yếu được sử dụng trong các ứng dụng cao cấp, hướng đến thị trường ngách.
Nhưng điều đó có thể sớm thay đổi.Vì mở rộng quy mô IC là cách thiết kế nâng cao truyền thống, nó thu nhỏ các chức năng chip khác nhau tại mỗi nút và đóng gói chúng vào một chip nguyên khối.Tuy nhiên, việc mở rộng quy mô vi mạch đã trở nên quá đắt đối với nhiều người và lợi ích trên mỗi nút đang giảm dần.
Trong khi việc mở rộng quy mô vẫn là một lựa chọn cho các thiết kế mới, ngành công nghiệp đang tìm kiếm các giải pháp thay thế, bao gồm cả bao bì tiên tiến.Điều đã thay đổi là ngành công nghiệp đang phát triển các loại bao bì tiên tiến mới hoặc mở rộng các công nghệ hiện có.
Động lực đằng sau bao bì tiên tiến vẫn không thay đổi.Thay vì nhồi nhét tất cả các chức năng của chip vào cùng một chip, hãy chia nhỏ chúng ra và tích hợp chúng vào một gói duy nhất.Điều này được cho là để giảm chi phí và mang lại sản lượng tốt hơn.Một mục tiêu khác là giữ cho các chip gần nhau.Nhiều gói nâng cao mang bộ nhớ đến gần bộ xử lý hơn, cho phép truy cập dữ liệu nhanh hơn với độ trễ thấp hơn.
Nghe có vẻ đơn giản, nhưng đây là một vài thách thức.Ngoài ra, không có một loại gói nào đáp ứng tất cả các nhu cầu.Trên thực tế, khách hàng sử dụng chip phải đối mặt với rất nhiều lựa chọn.Trong số đó: Fan-Out (khuôn tích hợp và các thành phần trong bao bì cấp wafer), 2.5D / 3D (các chip được đặt cạnh nhau hoặc chồng lên nhau trong một gói) và 3D-IC: (xếp chồng bộ nhớ lên trên của bộ nhớ, xếp chồng theo lôgic hoặc lôgic xếp chồng theo lôgic) trở thành ba lựa chọn phổ biến.
Ngoài ra, ngành này cũng đang theo đuổi một khái niệm gọi là Chiplets, hỗ trợ công nghệ 2.5D / 3D.Ý tưởng là bạn có một sự lựa chọn về chip mô-đun hoặc chiplet trong thư viện.Sau đó, chúng được tích hợp vào một gói và được kết nối bằng cách sử dụng sơ đồ kết nối chết dần chết mòn.
Về phía TSMC, để đáp ứng nhu cầu thị trường về các giải pháp đóng gói vi mạch đa chip mới, họ cũng đang làm việc với các đối tác OIP để phát triển các công nghệ đóng gói vi mạch tiên tiến nhằm cung cấp các giải pháp tích hợp kinh tế ngoài Định luật Moore.
Vào năm 2012, TSMC cùng với Xilinx đã giới thiệu FPGA lớn nhất vào thời điểm đó, bao gồm bốn chip FPGA 28 nm giống hệt nhau được gắn cạnh nhau trên một interposer silicon.Họ cũng phát triển các vias xuyên silicon (TSV), microbumps và các lớp tái phân phối (RDL) để kết nối các khối xây dựng này với nhau.Dựa trên cấu tạo của nó, TSMC đã đặt tên cho giải pháp đóng gói mạch tích hợp là CoWoS (Chip-on-Wafer-on-Substrate).Công nghệ đóng gói dựa trên khối và hỗ trợ EDA này đã trở thành tiêu chuẩn công nghiệp trên thực tế cho các thiết kế hiệu suất cao và công suất lớn.
TSMC đã công bố công nghệ InFO (công nghệ FanOut tích hợp) vào năm 2017. Nó sử dụng màng polyamide để thay thế bộ đệm silicon trong CoWoS, do đó giảm chi phí đơn vị và chiều cao gói, cả hai tiêu chí quan trọng cho sự thành công của các ứng dụng di động.TSMC đã xuất xưởng nhiều thiết kế InFO cho điện thoại thông minh.
TSMC đã giới thiệu công nghệ system-on-a-chip (SoIC) vào năm 2019. Với thiết bị front-end (fab), TSMC có thể được căn chỉnh rất chính xác và sau đó thiết kế liên kết nén bằng cách sử dụng nhiều miếng đồng kích thước hẹp để giảm thiểu hơn nữa hệ số hình thức, kết nối điện dung và công suất.
Hai công nghệ này đã dần phát triển thành Vải 3D ngày nay.
Cập nhật mới nhất cho năm 2022
Như hình trên, theo kế hoạch của TSMC, các công nghệ đóng gói của họ hiện nay có 2.5D và 3D.Chúng ta hãy nhìn vào 2.5D của họ.Theo các báo cáo, TSMC hiện có hai loại công nghệ đóng gói 2.5D - "chip-on-wafer-on-platform" (CoWoS: chip-on-wafer-on-surface) và "fanout tích hợp" (InFO: integration fanout) .(Lưu ý rằng trong hình trên, một số sản phẩm InFO được TSMC đại diện là "2D".)
Một động thái quan trọng đối với cả hai công nghệ là tiếp tục mở rộng kích thước gói tối đa để tích hợp nhiều khuôn (và ngăn xếp HBM).Ví dụ: việc chế tạo một lớp liên kết trên máy dệt kim silicon (CoWoS-S) yêu cầu “khâu” nhiều lần phơi sáng in thạch — mục đích là tăng kích thước lớp liên kết lên bội số của kích thước kẻ ô tối đa.
Đầu tiên nhìn vào CoWoS, TSMC CoWoS đã được mở rộng để cung cấp ba công nghệ interposer khác nhau (“wafers” trong CoWoS), theo báo cáo:
1. CoWoS-S: Theo TSMC, trong chế độ đóng gói này, một bộ xen kẽ silicon được sử dụng, dựa trên kỹ thuật in thạch bản silicon hiện có và xử lý lớp phân phối lại
▪️ Bắt đầu sản xuất hàng loạt từ năm 2012, đến nay đã cung cấp hơn 100 sản phẩm cho hơn 20 khách hàng
▪️ Interposer tích hợp các tụ điện "rãnh" nhúng
▪️ Kích thước kẻ ô tối đa 3 lần trong quá trình phát triển - hỗ trợ cấu hình thiết kế với 2 SoC lớn và 8 ngăn xếp bộ nhớ HBM3 và eDTC1100 (1100nF / mm ** 2)
2. CoWoS-R: Trong chế độ đóng gói này, một interposer hữu cơ được sử dụng để giảm chi phí
▪️ Lên đến 6 lớp phân phối lại kết nối, 2um / 2um L / S
▪️ Kích thước mặt nạ 4x, hỗ trợ một SoC và 2 ngăn xếp HBM2 trong gói 55mmX55mm;Kích thước mặt nạ 2.1X đang được phát triển, 2 SoC và 2HBM2 trong gói 85mmX85mm
3. CoWoS-L: Sử dụng các "cầu nối" silicon nhỏ được đưa vào các thiết bị xen kẽ hữu cơ để có các kết nối mật độ cao giữa các mép khuôn liền kề (cao độ 0,4um / 0,4um L / S)
▪️ Kích thước kẻ ô 2X hỗ trợ 2 SoC 2023 với 6 ngăn xếp HBM2);
▪️ Kích thước kẻ ô 4X đang được phát triển để hỗ trợ 12 ngăn xếp HBM3 (2024)
TSMC nhấn mạnh rằng họ đang làm việc với nhóm tiêu chuẩn HBM về cấu hình vật lý cần thiết cho kết nối HBM3 để triển khai CoWoS.(Đối với định nghĩa ngăn xếp, tiêu chuẩn HBM3 dường như đã xác định những điều sau: Dung lượng 4GB (4 khuôn 8Gb) đến 64GB (16 khuôn 32Gb); giao diện tín hiệu 1024-bit; băng thông lên đến 819GBps.) Các cấu hình CoWoS sắp tới này có Nhiều ngăn xếp HBM3 sẽ cung cấp dung lượng bộ nhớ và băng thông cực lớn.
Ngoài ra, với dự đoán mức tiêu thụ điện năng cao hơn trong các thiết kế CoWoS sắp tới, TSMC đang nghiên cứu các giải pháp làm mát phù hợp, bao gồm cải tiến vật liệu giao diện nhiệt (TIM) giữa chip và gói, và chuyển đổi từ làm mát bằng không khí sang làm mát ngâm.
Sau khi giới thiệu CoWoS, chúng ta hãy xem xét công nghệ đóng gói InFO của nó.
Người ta hiểu rằng kỹ thuật đóng gói này bao bọc khuôn trong một "tấm wafer" epoxy sau khi định hướng chính xác (hướng xuống) trên một giá đỡ tạm thời.Một lớp kết nối phân phối lại được thêm vào bề mặt wafer tái tạo.Các phần lồi của gói sau đó được kết nối trực tiếp với lớp phân phối lại.
Theo TSMC, gói của công ty có một số cấu trúc liên kết của InFO_PoP, InFO_oS và InFO_B.
Như thể hiện trong hình bên dưới, InFO_PoP đại diện cho cấu hình gói trên gói, tập trung vào việc tích hợp gói DRAM với chip logic bên dưới.Các vết sưng trên khuôn trên cùng của DRAM sử dụng vias InFO (TIV) để tiếp cận lớp phân phối lại.

TSMC cho biết InFO_PoP chủ yếu được sử dụng cho nền tảng di động và kể từ cuộc phỏng vấn vào năm 2016, lô hàng chip trong gói này đã vượt quá 1,2 tỷ.Theo TSMC, trong chế độ InFO_PoP hiện tại, gói DRAM của nó là một thiết kế tùy chỉnh, vì vậy nó chỉ có thể được sản xuất tại TSMC.Để đạt được mục tiêu này, TSMC đang phát triển cấu trúc liên kết InFO_B thay thế bổ sung gói DRAM (LPDDR) hiện có ở trên cùng và cho phép các nhà sản xuất hợp đồng bên ngoài cung cấp lắp ráp.
InFO_oS (trên chất nền) có thể đóng gói nhiều khuôn và lớp phân phối lại và các vi khối của nó được kết nối với chất nền thông qua TSV.
Đây là công nghệ đã được sản xuất hơn 5 năm và tập trung vào khách hàng của HPC.Từ các chi tiết kỹ thuật, gói có 5 lớp RDL trên chất nền với 2um / 2um L / S.Điều này cho phép chất nền đạt được kích thước gói lớn hơn, hiện tại là 110mm X 110mm.Theo TSMC, công ty sẽ có kế hoạch cung cấp kích thước lớn hơn trong tương lai - mô hình gập C4 130um
Đối với InFO_M, nó là sự thay thế cho InFO_oS với nhiều khuôn gói và các lớp phân phối lại mà không cần chất nền + TSV bổ sung (có khả năng cho gói <500mm² và sẽ được sản xuất trong 2H2022).
Sau khi giới thiệu bao bì 2.5D của TSMC, chúng tôi bước vào thế giới bao bì 3D của họ.Trong số đó có công nghệ 3D đóng gói trên gói có tên InFO-3D, sử dụng các chip microbumped tích hợp theo chiều dọc với các lớp phân phối lại và TIV, tập trung vào các nền tảng di động.

Như đã trình bày, TSMC cũng có một họ các gói cấu trúc liên kết 3D xếp chồng lên nhau theo chiều dọc nâng cao hơn được gọi là "hệ thống trên chip tích hợp" (SoIC).Nó sử dụng liên kết đồng trực tiếp giữa các khuôn để có được âm vực rất tốt.
Theo TSMC, công ty có hai sản phẩm SoIC - "wafer-on-wafer" (WOW) và "chip-on-wafer" (COW).Cấu trúc liên kết WOW tích hợp một khuôn SoC phức tạp trên tấm wafer, cung cấp cấu trúc tụ điện rãnh sâu (DTC) để tách tối ưu.Một cấu trúc liên kết COW tổng quát hơn xếp chồng nhiều khuôn SoC.
Các công nghệ quy trình phù hợp với lắp ráp SoIC được trình bày trong bảng dưới đây.

Theo TSMC, hỗ trợ thiết kế 3DFnai của công ty cũng bao gồm 3Dblox.Như được hiển thị ở góc trên bên phải của hình ảnh 3D Fabric ở trên, TSMC đang hình dung việc triển khai thiết kế theo gói hệ thống phức tạp kết hợp công nghệ 3D SoIC và 2.5D.

Như đã đề cập ở trên, luồng thiết kế này rất phức tạp và yêu cầu các luồng phân tích nhiệt, thời gian và SI / PI nâng cao (cũng có thể xử lý khối lượng dữ liệu mô hình).Để hỗ trợ sự phát triển của các thiết kế cấp hệ thống này, TSMC đã hợp tác với các nhà cung cấp EDA về ba sáng kiến ​​quy trình thiết kế chính:
Phương pháp đầu tiên trong số này bao gồm việc sử dụng các phương pháp hạt thô và hạt mịn để cải thiện phân tích nhiệt.

Thứ hai, những người khổng lồ TSMC và EDA cũng đang hợp tác phân tích thời gian tĩnh phân cấp.Hãy để một khuôn duy nhất được biểu diễn bằng một mô hình trừu tượng để giảm độ phức tạp của việc phân tích dữ liệu nhiều góc.

Cuối cùng thì TSMC và gã khổng lồ EDA cũng hợp tác với cô nàng ngớ ngẩn thiết kế front-end.2 Để giúp đẩy nhanh quá trình phân chia thiết kế front-end của các hệ thống phức tạp, TSMC cũng đã triển khai một chương trình gọi là "3Dblox."

Theo TSMC, mục tiêu trong kế hoạch của công ty là chia nhỏ toàn bộ hệ thống đóng gói vật lý thành các thành phần mô-đun và sau đó tích hợp chúng.Như được hiển thị, các danh mục mô-đun của chương trình là: va chạm / liên kết, vias, mũ, interposers và die.
Với chương trình này, các mô-đun này sẽ được tích hợp vào bất kỳ công nghệ đóng gói SoIC, CoWoS hoặc InFO nào.
Đặc biệt lưu ý là TSMC đang làm việc để cho phép các thiết kế 3D Fabric sử dụng nhiều công cụ EDA khác nhau - nghĩa là sử dụng một công cụ của nhà cung cấp EDA để hoàn thành thiết kế vật lý và (có khả năng) sử dụng sản phẩm của nhà cung cấp EDA khác để hỗ trợ Phân tích thời gian, Tín hiệu Phân tích toàn vẹn / toàn vẹn công suất, phân tích nhiệt.
3Dblox dường như đã đưa khái niệm "luồng tham chiếu" cho các SoC lên cấp độ tiếp theo, với TSMC thúc đẩy khả năng tương tác giữa các mô hình và định dạng dữ liệu của nhà cung cấp EDA.Khả năng lưu lượng tổng thể của 3Dblox sẽ khả dụng vào Quý 3 năm 2022. (Các bước sơ bộ — tức là định tuyến tự động các tín hiệu phân phối lại trên InFO — sẽ là tính năng đầu tiên được phát hành.)
Rõ ràng, do sự tăng trưởng dự kiến ​​về cấu hình 2.5D và 3D, TSMC đang đầu tư mạnh mẽ vào phát triển công nghệ đóng gói tiên tiến và (đặc biệt) các cơ sở sản xuất mới.Việc chuyển đổi từ ngăn xếp bộ nhớ HBM2 / 2e sang HBM3 sẽ mang lại lợi ích hiệu suất đáng kể cho các thiết kế hệ thống sử dụng công nghệ CoWoS 2.5.Khách hàng sử dụng nền tảng di động sẽ mở rộng sự đa dạng trong các thiết kế đa chip của InFO.Việc áp dụng các thiết kế 3DF Fabric phức tạp kết hợp công nghệ 3D và 2.5D chắc chắn cũng sẽ tăng lên, tận dụng nỗ lực của TSMC trong việc "mô-đun hóa" các yếu tố thiết kế để tăng tốc độ phân vùng hệ thống và nỗ lực của họ để cho phép sử dụng nhiều loại công cụ / luồng EDA..
Các nguyên tắc cơ bản về công nghệ đóng gói
Theo định nghĩa của TSMC, các công nghệ xếp chồng chip front-end như CoW (chip-on-wafer) và WoW (wafer-on-wafer) được gọi chung là "SoIC", tức là Hệ thống chip tích hợp.Mục tiêu của các công nghệ này là xếp chồng các chip silicon lại với nhau mà không sử dụng các "va chạm" thường thấy trên các tùy chọn tích hợp mặt sau.Ở đây, thiết kế SoIC thực sự là tạo ra giao diện liên kết để silicon có thể được đặt lên trên silicon như thể nó là một miếng silicon duy nhất.
Theo giới thiệu chính thức của TSMC, nền tảng dịch vụ SoIC của công ty cung cấp công nghệ xếp chồng liên chip 3D mặt trước sáng tạo để tái tích hợp các chip nhỏ được chia từ hệ thống trên chip (SoC).Con chip tích hợp cuối cùng vượt trội hơn so với SoC gốc về hiệu suất hệ thống.Nó cũng cung cấp sự linh hoạt để tích hợp các chức năng hệ thống khác.TSMC lưu ý rằng nền tảng dịch vụ SoIC giải quyết các yêu cầu về điện toán, băng thông và độ trễ ngày càng tăng trong các ứng dụng đám mây, mạng và ứng dụng cạnh.Nó hỗ trợ các sơ đồ CoW và WoW, mang lại sự linh hoạt trong thiết kế tuyệt vời khi trộn và kết hợp các chức năng, kích thước và nút công nghệ chip khác nhau.
Cụ thể, công nghệ SoIC của TSMC là một phương pháp rất mạnh mẽ để xếp chồng nhiều khuôn thành "khối xây dựng 3D" (hay còn gọi là "Chiplet 3D").
Ngày nay, các SoIC có khả năng tạo khoảng 10.000 kết nối trên mỗi milimét vuông không gian giữa các chip xếp chồng lên nhau theo chiều dọc.Nhưng quan điểm là công việc này đang phát triển hướng tới 1 triệu kết nối trên mỗi milimét vuông.Những người đam mê 3D-IC đã tìm kiếm một phương pháp đóng gói vi mạch cho phép kết nối tốt như vậy, giảm hơn nữa hệ số hình thức, loại bỏ các giới hạn băng thông, đơn giản hóa việc quản lý nhiệt trong các ngăn xếp và tích hợp các hệ thống lớn, có tính song song cao vào chúng.
Theo TSMC, một trong những lợi ích của SoIC là hiệu suất nhiệt của nó.Tuy nhiên, nhược điểm của các công nghệ SoIC này là các thiết kế xếp chồng lên nhau phải được thiết kế kết hợp với nhau.Tuy nhiên, công nghệ microbumping như EMIB hoạt động theo cách có thể kết nối một loạt chip với nhau về mặt kỹ thuật.Với các công nghệ SoIC như COW và WOWO, thiết kế được cố định ngay từ đầu.
Tuy nhiên, TSMC vẫn muốn cải thiện khả năng xếp chồng chip SoIC của mình.Theo kế hoạch của TSMC, đây là công nghệ chủ chốt cho sự tích hợp hướng tới tương lai của họ, vượt xa quá trình triển khai interposer hoặc chip xếp chồng trong quá khứ, vì nó cho phép các chip silicon được xếp chồng lên nhau mà không cần sử dụng bất kỳ va chạm siêu nhỏ nào, mà trực tiếp là lớp kim loại của silicon được căn chỉnh và liên kết với chip silicon.
Một giải pháp tương đối đơn giản khác trong đóng gói là kết nối hai chip silicon trong một gói.Thông thường, điều này được thực hiện với hai tấm silicon đặt cạnh nhau, có nhiều kết nối.Hầu hết quen thuộc với hầu hết là phương pháp interposer, đặt một miếng silicon lớn dưới tất cả các khuôn được kết nối với nhau và là một phương pháp định tuyến nhanh hơn so với việc đơn giản đặt dấu vết thông qua gói PCB.
Tương tự, một cách tiếp cận khác là nhúng interposer vào PCB chỉ để kết nối một khuôn cụ thể với một khuôn cụ thể khác (đây là cái mà Intel gọi là Cầu kết nối đa khuôn nhúng hoặc EMIB).
Thứ ba là xếp chồng thẳng đứng trực tiếp, tuy nhiên, do sử dụng các microbumps giữa hai tấm silicon, điều này khác với việc triển khai SoIC đã đề cập ở trên - SoIC sử dụng liên kết.Hầu như tất cả các triển khai trong các sản phẩm của TSMC trong nửa cuối năm đều dựa trên microbumps, vì điều này cho phép trộn và khớp các kịch bản tốt hơn giữa các chip khác nhau sau khi mỗi chip được chế tạo, nhưng không đạt được mật độ mà SoIC cung cấp hoặc lợi thế về điện năng .
Đó là lý do tại sao nó được gọi là đóng gói nâng cao "post-segment".Đây là cách các GPU có khả năng HBM được triển khai.
Nhiều GPU hỗ trợ HBM có một GPU chết, một số HBM chết, tất cả đều được đặt trên một interposer.GPU và HBM được sản xuất bởi các công ty khác nhau (và thậm chí có thể sử dụng các HBM khác nhau) và bộ xen kẽ silicon có thể được sản xuất ở những nơi khác.Bộ xen kẽ silicon này có thể thụ động (không chứa logic, chỉ định tuyến chết dần chết mòn) hoặc chủ động và có thể được thiết kế để kết nối mạng tốt hơn giữa các chip nếu muốn, mặc dù điều này có nghĩa là bộ xen kẽ tiêu thụ điện năng.
Trong quá khứ, chiến lược interposer giống GPU của TSMC được gọi là CoWoS (chip-on-wafer-on-background).Là một phần của 3DFnai, CoWoS hiện có ba biến thể, được chia theo cách triển khai:

Tiêu chuẩn mà mọi người quen thuộc được gọi là CoWoS-S, trong đó S là viết tắt của Silicon Interposer.Hạn chế của CoWoS-S là kích thước của interposer, việc kết thúc thường dựa trên quy trình chế tạo 65nm hoặc tương tự.Vì interposers là những tấm silicon nguyên khối, chúng phải được chế tạo tương tự và khi chúng ta chuyển sang kỷ nguyên chiplet, khách hàng ngày càng yêu cầu interposers lớn hơn và lớn hơn, có nghĩa là TSMC phải có khả năng sản xuất chúng (và mang lại năng suất cao).
Các con chip truyền thống bị giới hạn bởi kích thước của kẻ ô, một hạn chế cơ bản bên trong máy, kích thước của một lớp có thể được "in" trên một phiên bản duy nhất.Để tạo ra các sản phẩm có kích thước kẻ ô, TSMC đã và đang phát triển công nghệ interposer có kích thước nhiều ô để làm cho những sản phẩm này lớn hơn.Dựa trên lộ trình riêng của TSMC, chúng tôi kỳ vọng việc triển khai CoWoS vào năm 2023 sẽ lớn hơn khoảng bốn lần so với kẻ ô, cho phép hơn 3000mm2 silicon logic hoạt động trên mỗi sản phẩm.
Gói InFO cho phép chip "quạt ra" để thêm các kết nối bổ sung ngoài sơ đồ sàn SoC tiêu chuẩn.Điều này có nghĩa là trong khi vùng logic của chip có thể nhỏ, thì chip lại lớn hơn mạch logic để chứa tất cả các kết nối pin-out cần thiết.TSMC đã cung cấp InFO trong nhiều năm, nhưng với sự hỗ trợ của 3DFnai, giờ đây nó sẽ cung cấp các loại InFO khác nhau liên quan đến kết nối trong gói.
Công nghệ đóng gói của TMSC cũng có thể được kết hợp trong cùng một sản phẩm.Bằng cách triển khai cả bao bì front-end (SoIC) và back-end (InFO), các danh mục sản phẩm mới có thể được tạo ra.Công ty đã thực hiện một mô hình như thế này:

Về mặt đó, TSMC sẽ cung cấp cho khách hàng nhiều lựa chọn bao bì hơn trong những năm tới.Đối thủ cạnh tranh chính của họ trong lĩnh vực này dường như là Intel, công ty đã có thể triển khai công nghệ EMIB và Foveros của mình trong một số sản phẩm hiện tại và một số sản phẩm sắp ra mắt.TSMC sẽ được hưởng lợi khi làm việc với nhiều dự án và khách hàng hơn.