Tin tức

Momentum đang xây dựng liên kết lai đồng, một công nghệ có thể mở đường cho các gói 2.5D và 3D thế hệ tiếp theo.

Các xưởng đúc, nhà cung cấp thiết bị, tổ chức R&D và những tổ chức khác đang phát triển liên kết lai đồng, là một quá trình xếp chồng và liên kết chết bằng cách sử dụng kết nối đồng-đồng trong các gói nâng cao.Vẫn đang trong giai đoạn R&D, liên kết lai để đóng gói cung cấp nhiều băng thông hơn với công suất thấp hơn so với các phương pháp xếp chồng và liên kết hiện có.Nhưng liên kết lai cũng khó thực hiện hơn.Thêm vào đó, các công nghệ hiện có có thể mở rộng hơn dự kiến, đẩy ra điểm chèn cho liên kết lai.

Liên kết lai đồng không phải là mới.Bắt đầu từ năm 2016, các nhà cung cấp cảm biến hình ảnh CMOS bắt đầu vận chuyển các sản phẩm sử dụng công nghệ liên kết lai giữa tấm wafer-to-wafer.Đối với điều này, một nhà cung cấp xử lý một wafer logic.Sau đó, nhà cung cấp xử lý một tấm wafer riêng biệt với các pixel.Hai tấm wafer được liên kết bằng cách sử dụng kết nối đồng-đồng với độ cao nhỏ.Các chip riêng lẻ được cắt hạt lựu trên tấm wafer, tạo thành cảm biến hình ảnh CMOS.

Liên kết lai hoạt động gần giống như cách đóng gói tiên tiến, nhưng nó phức tạp hơn.Các nhà cung cấp đang làm việc trên một biến thể khác được gọi là liên kết die-to-wafer, trong đó bạn xếp chồng và liên kết chết trên interposer hoặc các khuôn khác.Stephen Hiebert, giám đốc tiếp thị cấp cao của KLA cho biết: “Chúng tôi đang chứng kiến ​​động lực mạnh mẽ của ngành để phát triển liên kết lai giữa die-to-wafer.“Lợi ích chính của liên kết lai die-to-wafer là nó cho phép tích hợp không đồng nhất các chip có kích thước khác nhau.”

Phiên bản này đưa bao bì nâng cao lên cấp độ tiếp theo.Trong một ví dụ về đóng gói tiên tiến hiện nay, các nhà cung cấp có thể tích hợp ngăn xếp DRAM nhiều khuôn vào một gói và kết nối các khuôn bằng cách sử dụng các sơ đồ kết nối hiện có.Với liên kết lai, các khuôn DRAM được kết nối bằng cách sử dụng kết nối đồng-đồng cao độ, cho phép nhiều băng thông hơn.Cách tiếp cận này cũng có thể được sử dụng cho logic nâng cao về xếp chồng bộ nhớ và các kết hợp khác.

“Nó có tiềm năng cho nhiều ứng dụng khác nhau,” Guilian Gao, một kỹ sư xuất sắc tại Xperi, cho biết trong một bài thuyết trình gần đây.“Các ứng dụng mẫu bao gồm 3D DRAM, tích hợp không đồng nhất và phân tách chip.”

Tuy nhiên, đó là một quá trình đầy thử thách.Liên kết lai Die-to-wafer yêu cầu khuôn nguyên sinh, thiết bị tiên tiến và các chương trình tích hợp hoàn hảo.Nhưng nếu các nhà cung cấp có thể làm cho nó hoạt động, công nghệ này có thể là một lựa chọn hấp dẫn cho các thiết kế chip tiên tiến.

Theo truyền thống, để nâng cao thiết kế, ngành công nghiệp phát triển hệ thống trên chip (SoC), nơi bạn thu nhỏ các chức năng khác nhau tại mỗi nút và đóng gói chúng vào một khuôn nguyên khối.Nhưng cách tiếp cận này ngày càng trở nên phức tạp và tốn kém hơn ở mỗi nút.Trong khi một số sẽ tiếp tục đi theo con đường này, nhiều người đang tìm kiếm các giải pháp thay thế.Một cách để có được những lợi ích của việc mở rộng quy mô là lắp ráp các chip phức tạp trong một gói nâng cao truyền thống.Bao bì tiên tiến sử dụng liên kết lai là một lựa chọn khác.

GlobalFoundries, Intel, Samsung, TSMC và UMC đều đang nghiên cứu về liên kết lai đồng để đóng gói.Imec và Leti cũng vậy.Ngoài ra, Xperi đang phát triển một phiên bản liên kết lai.Xperi cấp phép công nghệ cho những người khác.

 

Nhiều tùy chọn đóng gói
Có một số loại gói IC trên thị trường.Một cách để phân khúc thị trường bao bì là theo loại kết nối, bao gồm dây buộc, chip lật, bao bì cấp wafer (WLP) và vias xuyên silicon (TSV).Các kết nối được sử dụng để kết nối một khuôn này với một khuôn khác trong các gói.TSV có số lượng I / O cao nhất, tiếp theo là WLP, flip-chip và wirebond.Liên kết lai, người mới kết nối liên kết, có mật độ cao hơn TSV.

Theo TechSearch, khoảng 75% đến 80% các gói hàng ngày nay dựa trên liên kết dây.Một chất kết dính dây sẽ khâu một con chip này với một con chip hoặc chất nền khác bằng cách sử dụng những sợi dây nhỏ.Liên kết dây được sử dụng cho các gói hàng hóa và xếp chồng khuôn bộ nhớ.

Trong chip lật, một biển các vết hàn lớn hơn, hoặc các vết lồi và trụ nhỏ bằng đồng, được hình thành trên đầu chip bằng cách sử dụng các bước quy trình khác nhau.Sau đó, thiết bị được lật và gắn trên một khuôn hoặc bo mạch riêng biệt.Các va chạm tiếp đất trên các miếng đồng, tạo thành một kết nối điện.Các khuôn được liên kết bằng cách sử dụng một hệ thống gọi là wafer bonder.

Trong khi đó, WLP đóng gói các khuôn trong khi trên tấm wafer.Quạt ra là một loại WLP.“(Đóng gói cấp Wafer) cho phép chúng tôi tạo ra các kết nối hai chiều nhỏ hơn để phân phối lại đầu ra của khuôn silicon đến một khu vực lớn hơn, cho phép mật độ I / O cao hơn, băng thông cao hơn và hiệu suất cao hơn cho các thiết bị hiện đại,” Cliff McCold nói. một nhà khoa học nghiên cứu tại Veeco, trong một bài thuyết trình tại ECTC.

Trong khi đó, TSV được sử dụng trong các gói 2.5D / 3D cao cấp.Trong 2.5D, các khuôn được xếp chồng lên nhau trên một interposer, kết hợp các TSV.Interposer hoạt động như cầu nối giữa các chip và bo mạch, cung cấp nhiều I / Os và băng thông hơn.

Có nhiều phiên bản khác nhau của gói 2.5D và 3D.Bộ nhớ băng thông cao (HBM), xếp chồng DRAM lên nhau, là một loại gói 3D.Logic xếp chồng trên logic, hoặc logic trên bộ nhớ, đang xuất hiện.“Logic xếp chồng logic vẫn chưa phổ biến.Ramune Nagisetty, giám đốc tích hợp sản phẩm và quy trình tại Intel cho biết.

Trong bao bì, từ thông dụng mới nhất là chiplets.Chiplet không phải là một loại bao bì.Với chiplet, một nhà sản xuất chip có thể có một menu gồm các khuôn mô-đun, hoặc chiplet, trong một thư viện.Khách hàng có thể trộn và kết hợp các chiplet và kết nối chúng bằng cách sử dụng sơ đồ kết nối liên hoàn trong một gói.

Chiplet có thể nằm trong một loại gói hiện có hoặc một kiến ​​trúc mới.Walter Ng, phó chủ tịch phát triển kinh doanh của UMC cho biết: “Đó là một phương pháp kiến ​​trúc.“Nó đang tối ưu hóa giải pháp silicon cho nhiệm vụ được yêu cầu.Tất cả những điều đó đều có những cân nhắc về hiệu suất, cho dù tốc độ, nhiệt hoặc công suất của nó.Nó cũng có một yếu tố chi phí, tùy thuộc vào cách bạn thực hiện. ”

Đối với các gói 2.5D và 3D tiên tiến nhất hiện nay, các nhà cung cấp sử dụng các sơ đồ kết nối liên kết hiện có và các chất kết dính wafer.Trong các gói này, các khuôn được xếp chồng lên nhau và được kết nối bằng cách sử dụng các khối trụ và trụ nhỏ bằng đồng.Dựa trên vật liệu hàn, các va chạm và trụ đỡ cung cấp các kết nối điện nhỏ và nhanh giữa các thiết bị khác nhau.

Các microbumps / trụ cột tiên tiến nhất là những cấu trúc cực nhỏ có độ cao từ 40μm đến 36μm.Một sân đề cập đến một không gian nhất định.Một bước sóng 40μm bao gồm một cột đồng kích thước 25μm với khoảng cách 15μm.

Đối với các yêu cầu về độ mịn, ngành công nghiệp sử dụng liên kết nén nhiệt (TCB).Người liên kết TCB nhặt một con xúc xắc và sắp xếp các vết sưng với những con từ một con xúc sắc khác.Nó liên kết các vết sưng bằng cách sử dụng lực và nhiệt.

TCB, tuy nhiên, là một quá trình chậm.Trên hết, các va chạm / trụ đồng đang tiến gần đến giới hạn vật lý của chúng.Một số người tin rằng giới hạn là khoảng cao độ 20μm.

Một số đang cố gắng mở rộng độ cao của vết sưng.Imec đang phát triển một công nghệ cho phép tạo ra các nốt phồng 10μm bằng cách sử dụng TCB ngày nay.7μm và 5μm đang trong quá trình R&D.

Các nốt phồng 40μm hiện tại có đủ vật liệu hàn để bù đắp cho sự thay đổi của dòng chảy.“Khi mở rộng đến cao độ 10μm trở xuống, điều này không còn xảy ra nữa.Trong các vết nứt siêu nhỏ, năng suất điện và sự hình thành mối nối tốt phụ thuộc nhiều vào độ chính xác, độ lệch và độ nghiêng của dụng cụ TCB và lượng biến dạng của vật hàn ”, Jaber Derakhshandeh, nhà khoa học cấp cao tại Imec, cho biết trong một bài báo tại hội nghị ECTC gần đây.

Để mở rộng vết nứt nhỏ, Imec đã phát triển một quy trình đệm kim loại.Như trước đây, các vết nứt nhỏ vẫn được hình thành trên khuôn.Trong quy trình của Imec, các viên kim loại giả cũng được hình thành trên khuôn.Các khối u giả giống như những chùm tia nhỏ giữ cấu trúc.

“Một miếng đệm nhỏ bằng kim loại giả được sử dụng để xếp khuôn 3D theo khuôn để giảm thiểu sai số nghiêng của công cụ TCB và để kiểm soát sự biến dạng của vật hàn, để điện trở và chất lượng hình thành mối nối của liên kết là như nhau đối với các vị trí khác nhau của liên kết chết, ”Derakhshandeh nói.

Liên kết lai là gì?
Tại một số thời điểm, microbumps / trụ cột và TCB có thể hết hơi.Đó là nơi mà liên kết đồng lai phù hợp. Nó dự kiến ​​sẽ được đưa vào sau khi công nghệ microbump chạm vào tường, hoặc thậm chí trước đó.

Microbumps sẽ không sớm biến mất.Cả hai công nghệ — microbumps và hybrid bonding — sẽ có chỗ đứng trên thị trường.Điều này phụ thuộc vào ứng dụng.

Tuy nhiên, liên kết lai đang thu được hơi nước.TSMC, người đề xuất mạnh mẽ nhất, đang làm việc trên một công nghệ có tên là Hệ thống trên chip tích hợp (SoIC).Sử dụng liên kết lai, công nghệ SoIC của TSMC cho phép các nốt liên kết nhỏ hơn 10μm.SoIC được cho là có cường độ gấp 0,25 lần so với các chương trình hiện có.Phiên bản mật độ cao cho phép tốc độ truyền thông từ chip này sang chip khác gấp 10 lần với mật độ băng thông lên tới gần 20.000X và hiệu quả năng lượng gấp 20 lần.

Dự kiến ​​được sản xuất vào năm 2021, SoIC có thể kích hoạt các khối bộ nhớ HBM và SRAM có độ phân giải cao, cũng như các kiến ​​trúc chip giống 3D.So với các HBM ngày nay, “Các khối bộ nhớ DRAM tích hợp SoIC có thể cung cấp mật độ bộ nhớ, băng thông và hiệu suất năng lượng cao hơn”, MF Chen, một nhà nghiên cứu tại TSMC, cho biết trong một bài báo gần đây.

TSMC đang phát triển liên kết lai chip-to-wafer.Bản thân liên kết Wafer không phải là mới và đã được sử dụng trong MEMS và các ứng dụng khác trong nhiều năm.Có nhiều loại liên kết wafer khác nhau.Xiao Liu, nhà hóa học nghiên cứu cấp cao tại Brewer Science, cho biết: “Việc chế tạo và đóng gói các hệ thống vi điện tử và vi cơ điện dựa vào sự liên kết của hai chất nền hoặc tấm xốp”.“Trong quy trình chế tạo hệ thống vi cơ điện tử (MEMS), tấm wafer của thiết bị sẽ được liên kết với một tấm wafer khác để bảo vệ cấu trúc MEMS nhạy cảm.Các công nghệ liên kết trực tiếp như liên kết nhiệt hạch và liên kết anốt hoặc các công nghệ liên kết gián tiếp như eutectic kim loại, liên kết nén nhiệt và liên kết dính là những phương pháp thường được sử dụng để phục vụ ngành công nghiệp vi điện tử.Sử dụng chất kết dính liên kết làm chất trung gian giữa hai chất nền cho phép xử lý linh hoạt với một số ưu điểm. "

Liên kết lai đồng xuất hiện lần đầu tiên vào năm 2016, khi Sony sử dụng công nghệ này cho cảm biến hình ảnh CMOS.Sony đã cấp phép công nghệ từ Ziptronix, hiện là một phần của Xperi.

Đối với ứng dụng này, công nghệ của Xperi được gọi là Kết nối trái phiếu trực tiếp (DBI).DBI được thực hiện theo phương pháp truyền thống và liên quan đến quá trình liên kết giữa tấm wafer.Trong dòng chảy, một tấm wafer được xử lý và sau đó các tấm kim loại được làm lõm trên bề mặt.Bề mặt được làm phẳng và sau đó được kích hoạt.

Một tấm wafer riêng biệt trải qua một quá trình tương tự.Các tấm wafer được kết dính bằng quy trình hai bước.Đó là liên kết điện môi với điện môi, tiếp theo là liên kết kim loại với kim loại.

Thomas Uhrmann, giám đốc phát triển kinh doanh của EV Group cho biết: “Nhìn chung, wafer-to-wafer là phương pháp được lựa chọn để sản xuất thiết bị, nơi các tấm wafer vẫn ở trong môi trường fab front-end trong toàn bộ quy trình,” Thomas Uhrmann, giám đốc phát triển kinh doanh của EV Group.“Trong trường hợp này, việc chuẩn bị wafer cho liên kết lai có nhiều thách thức về quy tắc thiết kế giao diện, độ sạch, lựa chọn vật liệu cùng với kích hoạt và căn chỉnh.Bất kỳ hạt nào trên bề mặt oxit đều tạo ra khoảng trống lớn hơn kích thước hạt từ 100 đến 1.000 lần ”.

Tuy nhiên, công nghệ này đã được chứng minh cho cảm biến hình ảnh.Bây giờ, các thiết bị khác đang hoạt động.Uhrmann cho biết: “Các thiết bị khác được lên kế hoạch theo sau, chẳng hạn như SRAM xếp chồng lên nhau đến các bộ vi xử lý”.

Liên kết lai cho bao bì
Đối với bao bì chip tiên tiến, ngành công nghiệp cũng đang nghiên cứu về liên kết lai đồng chết và chết.Điều này liên quan đến việc xếp một con súc sắc trên một tấm wafer, một con súc sắc trên interposer, hoặc một con súc sắc trên một con súc sắc.

Điều này khó hơn so với liên kết wafer-to-wafer.Uhrmann cho biết: “Đối với liên kết lai die-to-wafer, cơ sở hạ tầng để xử lý khuôn mà không có chất bổ sung hạt, cũng như khả năng liên kết khuôn, trở thành một thách thức lớn.“Mặc dù thiết kế giao diện và tiền xử lý cho mức khuôn có thể được sao chép và / hoặc điều chỉnh từ mức wafer, nhưng có nhiều thách thức nảy sinh trong việc xử lý khuôn.Thông thường, các quy trình back-end, chẳng hạn như cắt hạt, xử lý khuôn và vận chuyển khuôn trên khung phim, phải được điều chỉnh theo mức sạch của front-end, cho phép sản lượng liên kết cao trên mức khuôn.

“Wafer-to-wafer đang hoạt động,” Uhrmann nói.“Khi tôi xem xét công việc kỹ thuật và xem việc phát triển công cụ đang đi đến đâu (đối với chip-to-wafer), đó là một nhiệm vụ tích hợp rất phức tạp.Những người như TSMC đang thúc đẩy ngành này.Do đó, chúng ta sẽ thấy nó.Trong quá trình sản xuất, tuyên bố về bến cảng an toàn hơn sẽ ở đâu đó vào năm 2022 hoặc 2023. Về khả năng, nó có thể sớm hơn một chút ”.

Liên kết lai cho bao bì là khác nhau theo những cách khác.Theo truyền thống, việc đóng gói vi mạch được tiến hành tại OSAT hoặc nhà đóng gói.Trong liên kết lai đồng, quá trình được tiến hành trong phòng sạch trong tấm wafer, không phải OSAT.

Không giống như bao bì truyền thống, xử lý các khuyết tật kích thước μm, liên kết lai nhạy cảm với các khuyết tật nhỏ ở quy mô nm.Cần có một phòng sạch đẳng cấp để ngăn chặn các khuyết tật nhỏ làm gián đoạn quá trình.

Kiểm soát khiếm khuyết là rất quan trọng ở đây.“Khi các quy trình đóng gói tiên tiến ngày càng phức tạp và các tính năng liên quan ngày càng nhỏ hơn, nhu cầu kiểm soát quy trình hiệu quả tiếp tục phát triển.Tim Skunes, phó chủ tịch R&D của CyberOptics, cho biết chi phí thất bại rất cao do các quy trình này sử dụng khuôn tốt đắt tiền đã biết.“Giữa các linh kiện có va chạm để làm các mối nối điện dọc.Kiểm soát chiều cao va chạm và độ đồng phẳng là rất quan trọng để đảm bảo kết nối đáng tin cậy giữa các thành phần xếp chồng lên nhau. "

Thật vậy, chết tốt được biết đến (KGD) là rất quan trọng.KGD là một bộ phận không được đóng gói hoặc một khuôn trần đáp ứng một thông số kỹ thuật nhất định.Nếu không có KGD, gói hàng có thể có sản lượng thấp hoặc sẽ bị lỗi.

KGD rất quan trọng đối với nhà đóng gói.“Chúng tôi nhận các khuôn trần và chúng tôi đưa chúng vào gói để cung cấp một sản phẩm có chức năng.Mọi người đang yêu cầu chúng tôi cung cấp sản lượng rất cao, ”Lihong Cao, giám đốc kỹ thuật và tiếp thị kỹ thuật của ASE, cho biết tại một sự kiện gần đây.“Vì vậy, liên quan đến khuôn tốt đã biết, chúng tôi muốn nó được kiểm tra đầy đủ với chức năng tốt.Chúng tôi muốn nó là 100% ”.

Tuy nhiên, quy trình liên kết lai giữa khuôn và tấm tương tự như quá trình từ tấm wafer.Sự khác biệt lớn là các chip được cắt hạt lựu và xếp chồng lên nhau hoặc các khuôn khác sử dụng chất kết dính chip lật tốc độ cao.

 

Toàn bộ quá trình bắt đầu trong fab, nơi các chip được xử lý trên một tấm wafer bằng cách sử dụng các thiết bị khác nhau.Phần đó của fab được gọi là front-end-of-the-line (FEOL).Trong liên kết lai, hai hoặc nhiều tấm wafer được xử lý trong quá trình chảy.

Sau đó, các tấm wafer được chuyển đến một phần riêng biệt của fab được gọi là backend-of-line (BEOL).Sử dụng các thiết bị khác nhau, các tấm wafer trải qua một quá trình damascene duy nhất trong BEOL.

Quy trình damascene đơn là một công nghệ trưởng thành.Về cơ bản, một vật liệu oxit được lắng đọng trên tấm wafer.Các vias nhỏ được tạo hoa văn và khắc trên vật liệu oxit.Các vias được làm đầy bằng đồng bằng cách sử dụng một quá trình lắng đọng.

Điều này, đến lượt nó, tạo thành các liên kết đồng hoặc các miếng đệm trên bề mặt của tấm wafer.Các miếng đồng tương đối lớn, đo trên thang μm.Quá trình này tương tự như quá trình sản xuất chip tiên tiến hiện nay trong fabs.Tuy nhiên, đối với các chip tiên tiến, sự khác biệt lớn là các kết nối đồng được đo ở kích thước nano.

Đó chỉ là bước khởi đầu của quá trình.Đây là nơi bắt đầu quá trình liên kết lai đồng die-to-wafer mới của Xperi.Những người khác sử dụng các dòng chảy tương tự hoặc khác nhau một chút.

Bước đầu tiên trong quy trình die-to-wafer của Xperi là đánh bóng bề mặt của wafer bằng phương pháp đánh bóng cơ học hóa học (CMP).CMP được tiến hành trong một hệ thống đánh bóng bề mặt bằng cách sử dụng các lực cơ học và hóa học.

Trong quá trình này, các miếng đồng hơi lõm trên bề mặt của tấm wafer.Mục đích là thu được độ lõm nông và đồng đều, tạo điều kiện cho năng suất tốt.

CMP là một quá trình khó khăn.Nếu bề mặt được đánh bóng quá mức, phần lõm của đệm đồng sẽ trở nên quá lớn.Một số miếng đệm có thể không tham gia trong quá trình liên kết.Nếu chưa được đánh bóng, cặn đồng có thể tạo ra các chập điện.

Có một giải pháp.Xperi đã phát triển khả năng CMP 200mm và 300mm.Laura Mirkarimi, phó chủ tịch kỹ thuật của Xperi cho biết: “Công nghệ CMP đã tiến bộ đáng kể trong thập kỷ qua với sự đổi mới xung quanh thiết kế thiết bị, tùy chọn bùn và màn hình trong quá trình để cho phép các quy trình lặp lại và mạnh mẽ với sự kiểm soát chính xác.

Sau đó, các tấm wafer trải qua một bước đo lường, đo lường và xác định đặc điểm của địa hình bề mặt.Kính hiển vi lực nguyên tử (AFM) và các công cụ khác được sử dụng để mô tả đặc điểm của bề mặt.AFM sử dụng một đầu dò nhỏ để thực hiện các phép đo trong các cấu trúc.Ngoài ra, hệ thống kiểm tra wafer cũng được sử dụng.

Đây là một phần quan trọng của quy trình.“Đối với liên kết lai, biên dạng của bề mặt wafer sau khi hình thành lớp đệm damascene phải được đo với độ chính xác dưới nanomet để đảm bảo rằng các miếng đệm đồng đáp ứng các yêu cầu về độ lõm hoặc độ nhô cao”, Hiebert của KLA cho biết.“Những thách thức lớn trong quy trình của liên kết lai đồng bao gồm kiểm soát khuyết tật bề mặt để ngăn ngừa khoảng trống, kiểm soát biên dạng bề mặt cấp nanomet để hỗ trợ tiếp xúc đệm liên kết lai mạnh mẽ và kiểm soát sự liên kết của các miếng đồng trên khuôn trên và dưới.Khi các bước liên kết lai nhỏ hơn, ví dụ, nhỏ hơn 2μm trong dòng chảy từ tấm wafer hoặc nhỏ hơn 10μm trong dòng chảy khuôn đến tấm mỏng, những thách thức về khuyết tật bề mặt, hình dạng bề mặt và liên kết đệm liên kết càng trở nên đáng kể hơn. "

Điều đó có thể là không đủ.Tại một số thời điểm trong quá trình này, một số có thể coi là một bước thăm dò.Amy Leong, Phó chủ tịch cấp cao tại FormFactor cho biết: “Việc thử nghiệm trực tiếp trên miếng đồng hoặc các vết lồi bằng đồng được coi là không thể theo truyền thống."Mối quan tâm chính là làm thế nào để tiếp xúc điện ổn định giữa các đầu của đầu dò và các va chạm."

Đối với điều này, FormFactor đã phát triển một thiết kế đầu dò dựa trên MEMS, được đặt tên là Skate.Kết hợp với lực tiếp xúc thấp, đầu nhọn nhẹ nhàng phá vỡ lớp oxy hóa để tiếp xúc điện với các va chạm.

Các bước khác
Sau bước đo lường, tấm wafer trải qua quá trình làm sạch và ủ.Bước ủ được thực hiện theo quy trình hàng loạt với một chồng bánh xốp có khuôn ở trên.

Sau đó, các con chip này được cắt hạt lựu trên tấm wafer bằng cách sử dụng hệ thống cắt hạt kim loại tàng hình bằng lưỡi hoặc laser.Điều này, đến lượt nó, tạo ra các khuôn riêng lẻ để đóng gói.Quá trình phân chia khuôn là một thách thức.Nó có thể tạo ra các hạt, chất gây ô nhiễm và các khuyết tật cạnh.

Hiebert của KLA cho biết: “Đối với liên kết lai giữa die-to-wafer, xử lý phôi và xử lý khuôn wafer thêm các nguồn bổ sung cho quá trình tạo hạt, những nguồn này phải được quản lý.“Điện kim quang Plasma đang được thăm dò cho các sơ đồ liên kết lai die-to-wafer vì mức độ ô nhiễm hạt thấp hơn nhiều.”

Bước liên kết là tiếp theo.Khi hoạt động, một máy liên kết chip lật sẽ chọn khuôn trực tiếp từ khung làm mờ.Sau đó, hệ thống sẽ đặt con súc sắc lên một tấm vật liệu chủ hoặc một con súc sắc khác.Hai cấu trúc được kết dính ngay lập tức ở nhiệt độ phòng.Trong liên kết lai đồng, các chip hoặc tấm xốp được liên kết bằng cách sử dụng liên kết điện môi với điện môi, sau đó là kết nối kim loại với kim loại.

Quá trình này đưa ra một số thách thức, cụ thể là độ chính xác liên kết của các chất kết dính.Trong một số trường hợp, độ chính xác của căn chỉnh theo thứ tự vài micrômét.Ngành công nghiệp muốn có khả năng nhỏ hơn μm.

“Trong khi việc căn chỉnh các khuôn cũng như thông lượng là một thách thức về mặt kỹ thuật, các chất kết dính chip lật đã đạt được một bước tiến vượt bậc.Uhrmann của EV Group cho biết vẫn còn thách thức trong việc xử lý tử vong với cùng mức độ sạch sẽ trên toàn bộ dân số.“Liên kết Wafer-to-wafer đang chuyển sang các yêu cầu của lớp phủ dưới 100nm và do đó đủ điều kiện cho các nút nâng cao.Đối với die-to-wafer, thường có sự phụ thuộc giữa độ chính xác và thông lượng, trong đó độ chính xác cao hơn được đánh đổi bằng thông lượng dân số thấp hơn.Vì các công cụ đã được tối ưu hóa cho các quy trình phụ trợ như liên kết hàn và nén nhiệt, thông số kỹ thuật 1µm là đủ tốt trong một thời gian dài.Thiết bị liên kết khuôn lai giữa đã thay đổi thiết bị, được kích hoạt bởi độ chính xác và độ sạch của thiết bị.Thế hệ công cụ sắp tới có thông số kỹ thuật dưới độ chính xác 500nm. "

Ngành công nghiệp đang sẵn sàng các chất kết dính.Tại ECTC, BE Semiconductor (Besi) đã trình bày những kết quả đầu tiên của nguyên mẫu vật liệu kết hợp chip-to-wafer lai mới, với mục tiêu thông số kỹ thuật cuối cùng là 200nm @ 3 σ, môi trường phòng sạch ISO 3 với 2.000 UPH cho đế wafer 300mm.

“Máy này bao gồm bảng wafer thành phần (bên dưới khu vực làm việc), bàn wafer đế và hai hệ thống chọn và đặt được nhân đôi (bao gồm lật, máy ảnh và đầu liên kết di chuyển) hoạt động đồng thời trên một đế và một wafer thành phần cho thông lượng gấp đôi, ”Birgit Brandstätter, giám đốc tài trợ của R&D tại Besi, cho biết trong bài báo.

Máy có một giai đoạn đầu vào, nơi các tạp chí cho chất nền (vật chủ) và các tấm xốp thành phần được đưa vào.Các nguồn này cấp vào vùng làm việc của máy.Tấm nền chủ được vận chuyển đến “bàn chất nền”.Tấm wafer thành phần được vận chuyển đến “bàn wafer” nằm bên dưới “bàn chất nền”.Khuôn từ tấm wafer thành phần được chọn và đặt trên tấm wafer chất nền.

“Một chu trình chọn và đặt bắt đầu với việc nhận dạng thành phần trên tấm wafer thành phần bằng camera wafer.Một con chip riêng lẻ được chọn, đẩy ra bằng các kim đẩy, nhặt bằng máy lật (trái hoặc phải), lật và chuyển sang công cụ chọn và đặt (của mặt tương ứng), ”Brandstätter nói.“Tiếp theo, đầu liên kết di chuyển khuôn qua máy ảnh (thành phần) đang nhìn lên để xác định vị trí chính xác của khuôn trên công cụ chọn và đặt.Sau đó, đầu liên kết di chuyển đến vị trí chất nền và máy ảnh của chất nền (hướng xuống) sẽ phát hiện vị trí liên kết chính xác trên chất nền.Căn chỉnh tiểu micromet được thực hiện với các bộ truyền động được truyền động piezo và căn chỉnh tại chỗ trong các chuyển động chính xác được sử dụng để tối ưu hóa hơn nữa vị trí khuôn.Cuối cùng, đầu liên kết đặt khuôn vào vị trí liên kết với lực liên kết đã chọn và độ trễ của liên kết.Chu kỳ được thực hiện song song cho bên trái và bên phải và được lặp lại cho đến khi chất nền được điền đầy đủ. "

Theo công ty, máy tự động thay đổi chất nền và thành phần theo yêu cầu của quy trình sản xuất.Theo công ty, để đạt được độ chính xác cao, phần cứng căn chỉnh và quang học mới giúp căn chỉnh nhanh, mạnh và chính xác cao.

Tuy nhiên, trận chiến vẫn chưa kết thúc.Các lỗi căn chỉnh có thể xuất hiện.Những khiếm khuyết có thể xuất hiện.Như với tất cả các thiết bị và gói, gói 2.5D và 3D ngoại quan lai có thể sẽ trải qua nhiều bước kiểm tra và kiểm tra hơn.Ngay cả khi đó, một con chết xấu có thể giết chết gói hàng.

Phần kết luận
Rõ ràng, liên kết lai là một công nghệ cho phép.Nó có thể sinh ra một loại sản phẩm mới.

Nhưng khách hàng sẽ cần phải cân nhắc các lựa chọn và tìm hiểu sâu hơn về các chi tiết.Nó không dễ dàng như nó nghe. (Theo Mark LaPedus)