Gửi tin nhắn

Tin tức

November 13, 2020

Các gói nâng cao tiếp theo (lắp ráp IC)

HOREXS là một trong những nhà cung cấp vi mạch cơ sở pcb nổi tiếng ở TRUNG QUỐC, Hầu hết các pcb đều được sử dụng để đóng gói / kiểm tra IC, lắp ráp IC.

Các nhà đóng gói đang chuẩn bị sẵn sàng các gói vi mạch tiên tiến thế hệ tiếp theo của họ, mở đường cho các thiết kế chip cấp hệ thống mới và sáng tạo.

Các gói này bao gồm các phiên bản mới của công nghệ 2.5D / 3D, chiplets, quạt ra và thậm chí cả bao bì quy mô wafer.Một loại gói nhất định có thể bao gồm một số biến thể.Ví dụ: các nhà cung cấp đang phát triển các gói quạt tản nhiệt mới bằng cách sử dụng tấm và tấm.Một là kết hợp quạt ra với cầu silicon.

Đó là một bối cảnh khó hiểu với rất nhiều từ thông dụng và quá nhiều lựa chọn.Tuy nhiên, một số công nghệ mới đang phát triển mạnh mẽ, trong khi những công nghệ khác vẫn đang trong phòng thí nghiệm.Một số sẽ không bao giờ đưa nó ra khỏi phòng thí nghiệm vì lý do kỹ thuật và chi phí.

Bao bì tiên tiến không phải là mới.Trong nhiều năm, ngành công nghiệp này đã lắp ráp các khuôn phức hợp trong một gói.Chỉ trong một ví dụ, một nhà cung cấp sẽ tích hợp ASIC và một ngăn xếp DRAM trong một gói nâng cao, giúp tăng băng thông bộ nhớ trong hệ thống.Mặc dù vậy, nói chung, các gói này và các gói nâng cao khác chủ yếu được sử dụng cho các ứng dụng cao cấp hơn, hướng đến thị trường ngách do chi phí.

Tuy nhiên, gần đây, ngành công nghiệp đã xem xét bao bì tiên tiến như một lựa chọn chủ đạo hơn cho các thiết kế chip.Theo truyền thống, để nâng cao một thiết kế, ngành công nghiệp phát triển ASIC hoặc hệ thống trên chip (SoC).Đối với điều này, bạn thu nhỏ các chức năng khác nhau tại mỗi nút và đóng gói chúng vào một khuôn nguyên khối.Nhưng cách tiếp cận này ngày càng trở nên phức tạp và tốn kém hơn ở mỗi nút.Trong khi một số sẽ tiếp tục đi theo con đường này, nhiều người đang tìm kiếm các giải pháp thay thế như bao bì tiên tiến.

Điều khác biệt là các nhà cung cấp đang phát triển các gói mới và có khả năng hơn.Trong một số trường hợp, các gói nâng cao này thậm chí còn bắt chước một SoC truyền thống với chi phí thấp hơn.Một số gọi đây là “SoC ảo”.

“Trong nhiều năm, con đường chính của ngành để tăng cường chức năng và hiệu suất là mở rộng quy mô nút dựa trên tích hợp SoC,” Eelco Bergman, giám đốc bán hàng và phát triển kinh doanh tại ASE cho biết.“Bây giờ, với việc ngành công nghiệp vượt ra ngoài 16nm / 14nm, chúng tôi bắt đầu nhận thấy sự quan tâm nhiều hơn đến phân tách khuôn, cho dù đó là lý do năng suất và chi phí, lý do tối ưu hóa chức năng hay lý do tái sử dụng IP.Phân vùng vi mạch thúc đẩy nhu cầu tích hợp không đồng nhất.Tuy nhiên, thay vì sự tích hợp này diễn ra ở cấp độ SoC, nó hiện đang được thúc đẩy bởi công nghệ đóng gói và khả năng tạo ra các SoC ảo từ các mảnh silicon khác nhau ”.

Trong khi đó, tại Hội nghị Công nghệ và Linh kiện Điện tử IEEE (ECTC) gần đây, cũng như các sự kiện khác, các nhà đóng gói, tổ chức R&D và trường đại học đã trình bày một loạt các bài báo, cung cấp một cái nhìn sơ lược về những gì tiếp theo trong bao bì tiên tiến.Chúng bao gồm:

SPIL, một phần của ASE, đã mô tả công nghệ quạt ra sử dụng cầu silicon.Fan-out được sử dụng để tích hợp các khuôn trong một gói và các cầu nối cung cấp các kết nối từ khuôn này sang khuôn khác.

TSMC đã tiết lộ thêm chi tiết về công nghệ tích hợp 3D của mình.Một phiên bản xen kẽ bộ nhớ và logic trong kiến ​​trúc 3D phân cấp cho các ứng dụng điện toán trong bộ nhớ.

GlobalFoundries đã trình bày một bài báo về bao bì 3D sử dụng các kỹ thuật liên kết mới.Các xưởng đúc khác cũng đang làm việc trên đó.

MIT và TSMC đã trình bày các bài báo về bao bì quy mô tấm wafer.

Nói chung, đây là các loại gói truyền thống hơn.Nhiều người trong số này cho phép cái gọi là chiplets.Chiplet không phải là một loại bao bì.Thay vào đó, chúng là một phần của kiến ​​trúc nhiều ngói.Với chiplets, một nhà sản xuất chip có thể có một menu gồm các khuôn mô-đun, hoặc chiplet, trong thư viện.Khách hàng có thể trộn và kết hợp các chiplet và kết nối chúng bằng cách sử dụng sơ đồ kết nối liên hoàn.Chiplet có thể nằm trong một loại gói hiện có hoặc một kiến ​​trúc mới.

Làm cho người hâm mộ

Đóng gói vi mạch là một phần quan trọng của quá trình bán dẫn.Về cơ bản, sau khi một nhà sản xuất chip xử lý tấm wafer trong fab, các khuôn trên tấm wafer được cắt hạt lựu và tích hợp trong một gói.Một gói bao bọc con chip, ngăn nó bị hư hỏng.Nó cũng cung cấp các kết nối điện từ thiết bị đến bo mạch.

Có rất nhiều loại gói trên thị trường và mỗi loại được thiết kế cho một ứng dụng cụ thể.Một cách để phân khúc thị trường bao bì là theo kiểu kết nối, bao gồm dây buộc, chip lật, bao bì cấp wafer (WLP) và vias xuyên silicon (TSV).Các kết nối được sử dụng để kết nối một khuôn này với một khuôn khác.TSV có số lượng I / O cao nhất, tiếp theo là WLP, flip-chip và wirebond.

tin tức mới nhất của công ty về Các gói nâng cao tiếp theo (lắp ráp IC)  0

Hình 1: Công nghệ gói so với ứng dụng.Nguồn: ASE

Khoảng 75% đến 80% các gói ngày nay dựa trên liên kết dây, một công nghệ cũ hơn, theo TechSearch.Được phát triển vào những năm 1950, một chất kết dính dây nối một con chip này với một con chip hoặc chất nền khác bằng cách sử dụng những sợi dây nhỏ.Liên kết dây được sử dụng cho các gói kế thừa chi phí thấp, các gói tầm trung và xếp chồng khuôn bộ nhớ.

Flip-chip là một kết nối phổ biến khác được sử dụng cho một số loại gói.Trong chip lật, một biển các vết sưng bằng đồng nhỏ được hình thành trên đầu chip bằng nhiều thiết bị khác nhau.Thiết bị được lật và gắn trên một khuôn hoặc bo mạch riêng biệt.Các va chạm tiếp đất trên các miếng đồng, tạo thành một kết nối điện.

Trong khi đó, WLP đóng gói khuôn trong khi ở định dạng giống như tấm wafer.Hai loại gói WLP chính là gói quy mô chip (CSP) và gói ra quạt.CSP đôi khi được gọi là fan-in.

Gói quạt vào và ra quạt được sử dụng trong các ứng dụng tiêu dùng, công nghiệp và di động.Fan-out được coi là một gói nâng cao.Trong một ví dụ về quạt ra, một khuôn DRAM được xếp chồng lên nhau trên một chip logic trong gói.

Cliff McCold, nhà khoa học nghiên cứu tại Veeco, cho biết: “Bao bì tiên tiến là một bộ công nghệ rộng lớn cho phép chúng tôi thu nhỏ gói hàng,” Cliff McCold, nhà khoa học nghiên cứu tại Veeco, cho biết trong một bài thuyết trình tại ECTC.“(Đóng gói cấp Wafer) cho phép chúng tôi tạo ra các kết nối hai chiều nhỏ hơn để phân phối lại đầu ra của khuôn silicon đến một khu vực lớn hơn, cho phép mật độ I / O cao hơn, băng thông cao hơn và hiệu suất cao hơn cho các thiết bị hiện đại.Một nhược điểm của bao bì cấp wafer là tốn kém hơn so với liên kết dây.Nhưng quan trọng là nó cho phép các gói nhỏ hơn và các thiết bị nhỏ hơn rất quan trọng đối với các thiết bị di động hiện đại như điện thoại thông minh ”.

Nói chung, trong luồng quạt ra, một tấm wafer được xử lý trong fab.Các chip trên tấm wafer được cắt hạt lựu và đặt trong một cấu trúc giống như tấm wafer, được làm đầy bằng một hợp chất khuôn epoxy.Đây được gọi là wafer hoàn nguyên.

Sau đó, sử dụng kỹ thuật in thạch bản và các thiết bị khác, các lớp phân bố lại (RDL) được hình thành trong hợp chất.RDL là các đường hoặc dấu vết kết nối bằng kim loại đồng kết nối điện một phần của gói với phần khác.RDL được đo bằng đường và không gian, liên quan đến chiều rộng và cao độ của một vết kim loại.

Có một số thách thức với fan-out.Trong quá trình chảy, cấu trúc giống như tấm wafer dễ bị cong vênh.Sau đó, khi các khuôn được nhúng vào hợp chất, chúng có xu hướng di chuyển, gây ra một hiệu ứng không mong muốn được gọi là dịch chuyển khuôn.Điều này ảnh hưởng đến năng suất.

Tại ECTC, Onto Innovation đã trình bày một bài báo về một công nghệ có thể giảm thiểu sự thay đổi cơ thể.Onto đã mô tả độ phóng đại từng điểm và phương pháp hiệu chỉnh theta bằng cách điều chỉnh vị trí mâm cặp ô trong bước in thạch bản.Về khả năng, công nghệ có thể sửa lỗi độ phóng đại lên đến +/- 400ppm và sai số theta lên đến +/- 1.65mrad.

Có những vấn đề khác.Các dòng và khoảng trắng RDL đẹp hơn làm giảm sự liên kết hoặc vias của các đĩa CD trong các lớp.Vì vậy, trong dòng chảy, một công cụ in thạch bản phải tạo ra các hình ảnh vias nhỏ hơn, điều này gây ra một số thách thức cho CD.

Để giải quyết những vấn đề này, Veeco và Imec đã trình bày một bài báo tại ECTC về việc nới lỏng các đĩa CD của các vias và tạo ra các vias kéo dài.McCold của Veeco cho biết: “Thay đổi thiết kế này cải thiện đáng kể sự phân bố cường độ ở hình ảnh trên không của tấm wafer, giúp tăng thời gian xử lý hiệu quả.

Đối với điều này, các nhà nghiên cứu đã sử dụng bước của Veeco với ống kính hỗ trợ khẩu độ số 0,16 đến 0,22 (NA).Hệ thống hỗ trợ các bước sóng i-line, gh-line hoặc ghi-line.Đối với nghiên cứu này, các nhà nghiên cứu đã sử dụng i-line (365nm) và 0,22 NA.

Nhiều người hâm mộ hơn

Tuy nhiên, quạt ra ngoài đang thu được hơi nước.Amkor, ASE, JCET, Nepes và TSMC bán các gói fan-out.Có nhiều phiên bản khác nhau của fan-out.Nhưng trong mọi trường hợp, quạt tản nhiệt loại bỏ sự cần thiết của bộ xen kẽ được sử dụng trong công nghệ 2.5D / 3D.Do đó, fan-out được cho là ít tốn kém hơn.

Quạt ra được chia thành hai nhóm - mật độ tiêu chuẩn và mật độ cao.Được nhắm mục tiêu cho điện thoại di động và các sản phẩm khác, quạt ra mật độ tiêu chuẩn kết hợp ít hơn 500 I / Os.Mật độ quạt ra cao có hơn 500 I / Os.

Công nghệ đầu ra quạt ban đầu được gọi là mảng lưới bóng cấp wafer nhúng (eWLB).ASE, JCET và những người khác bán các gói eWLB mật độ tiêu chuẩn, mặc dù thị trường này hơi tĩnh.

Trong một bài báo tại ECTC, JCET và MediaTek đang thổi luồng sinh khí mới vào eWLB bằng cách trình bày chi tiết về một công nghệ có tên FOMIP (Fan-out MediaTek Innovation Package).Về cơ bản, FOMIP dường như là một gói eWLB có độ cao tốt hơn trên chất nền.FOMIP đầu tiên xuất hiện vào năm 2018, mặc dù công việc đang được tiến hành để phát triển phiên bản thế hệ tiếp theo.

Công nghệ này tuân theo quy trình quạt ra truyền thống, được gọi là quy trình đầu tiên sử dụng chip.Cũng sử dụng quy trình chip lật, FOMIP bao gồm bước đệm 60μm và 1 lớp RDL với đường 5μm và không gian 5μm.

Ming-Che Hsieh, một kỹ sư ứng dụng cho biết: “Người ta tin rằng công nghệ FOMIP có thể được áp dụng nhiều hơn nữa cho một thiết kế tấm khuôn mịn hơn với nút silicon tiên tiến, chẳng hạn như mũi khuôn 40μm với thiết kế 2μm / 2μm LW / LS" tại JCET, trong một bài thuyết trình tại ECTC.Những người khác đã đóng góp vào công việc.

Trong khi đó, các nhà cung cấp vẫn tiếp tục phát triển các gói quạt ra mật độ cao mới.Ví dụ, tại ECTC, ASE đã mô tả chi tiết hơn về phiên bản chip cuối cùng của gói quạt ra lai của nó.Gói này, được gọi là Fan Out Chip on Substrate (FoCoS), có thể chứa 8 khuôn phức tạp với số lượng I / O <4.000.Nó hỗ trợ 3 lớp RDL với ≦ 2µm / 2µm dòng / không gian.

ASE cung cấp FoCoS theo quy trình truyền thống đầu tiên sử dụng chip.Trong luồng cuối cùng của chip, các RDL được phát triển trước, sau đó là các bước quy trình khác.Cả chip đầu tiên và chip cuối cùng đều khả thi và được sử dụng cho các ứng dụng khác nhau.“Lần cuối chip quạt ra làm tăng năng suất và cho phép chế tạo các RDL dòng tốt;do đó, nó có thể sử dụng nhiều I / O hơn cho các ứng dụng cao cấp, ”Paul Yang, người làm việc tại trung tâm R&D tại ASE, cho biết trong một bài báo.Những người khác đã đóng góp vào công việc.

ASE cũng mô tả một số vấn đề sản xuất với quạt cuối cùng của chip và cách giải quyết chúng.Như đã nêu, sự cong vênh của tấm wafer là có vấn đề và ảnh hưởng đến năng suất.Trong một số trường hợp, độ dày và hệ số giãn nở nhiệt (CTE) của vật mang thủy tinh là một trong những vấn đề gây ra hiện tượng cong vênh.

Để có cái nhìn sâu sắc hơn về độ cong vênh của tấm wafer, ASE đã sử dụng công nghệ đo lường với phân tích phần tử hữu hạn ba chiều.ASE đã sử dụng tương quan hình ảnh kỹ thuật số (DIC), một kỹ thuật đo không tiếp xúc sử dụng nhiều camera.DIC đánh giá chuyển vị và biến dạng trên bề mặt và lập bản đồ tọa độ.Sử dụng mô phỏng và DIC, ASE có thể tìm ra phạm vi tối ưu của độ dày lớp kính và CTE để cải thiện độ cong vênh.

Trong khi đó, tại ECTC, SPIL, một phần của ASE, đã trình bày một bài báo về công nghệ Fan-Out Embedded Bridge (FOEB) cho chiplet.Được sử dụng cho các gói nhiều chip, FOEB ít tốn kém hơn 2,5D.“FOEB là một gói chiplet tích hợp có thể tích hợp các khuôn không đồng nhất, chẳng hạn như GPU và HBM, hoặc các thiết bị tích hợp đồng nhất,” C. Key Chung, nhà nghiên cứu từ SPIL, cho biết trong một bài thuyết trình tại ECTC.

Cầu nối là một mảnh silicon cực nhỏ kết nối khuôn này với khuôn khác trong một gói.Ví dụ đáng chú ý nhất ở đây là Intel, công ty đã phát triển một công nghệ cầu nối silicon được gọi là Embedded Multi-die Interconnect Bridge (EMIB).

Không giống như EMIB, là một kết nối die-to-die, các cầu nối của SPIL được nhúng vào các lớp RDL để kết nối các khuôn.Bất chấp điều đó, các cầu nối được định vị như một giải pháp thay thế cho các gói 2.5D sử dụng interposers.

SPIL đã phát triển một phương tiện thử nghiệm cho FEOB.Xe tích hợp một khuôn ASIC và 4 khuôn bộ nhớ băng thông cao (HBM).ASIC nằm ở giữa gói với hai HBM ở mỗi bên.

Bốn cầu nối được nhúng trong các lớp RDL.Tổng cộng, có ba lớp RDL.Hai là 10μm / 10μm cho nguồn và mặt đất, trong khi một là 2μm / 2μm cho lớp tín hiệu.“Gói chiplet này cho phép kết nối tầm ngắn gần nguyên khối giữa các khuôn.FOEB có thể có nhiều lớp RDL và cầu nối silicon có đường / không gian tốt hơn nhiều để kết nối với nhau, ”Chung nói.

Quạt ra đang di chuyển theo các hướng khác.Trong một bài báo tại ECTC, Amkor đã mô tả một quy trình RDL-quạt ra đầu tiên mới với liên kết chip-to-wafer.Sau đó, trong một bài báo khác, A * STAR đã mô tả một gói ăng-ten có quạt ra cho 5G.

Chuyển từ 2.5D sang 3D

Ở phân khúc cao cấp, ngành công nghiệp truyền thống sử dụng 2.5D.Trong 2.5D, các khuôn được xếp chồng lên nhau trên một interposer, kết hợp các TSV.Interposer hoạt động như cầu nối giữa các chip và bo mạch, cung cấp nhiều I / Os và băng thông hơn.

Trong một ví dụ, một nhà cung cấp có thể kết hợp FPGA hoặc ASIC với HBM.Trong HBM, các khuôn DRAM được xếp chồng lên nhau.Ví dụ, công nghệ HBM2E mới nhất của Samsung xếp chồng lên nhau tám DRAM 16 gigabit lớp 10nm.Các khuôn được kết nối bằng 40.000 TSV, cho phép tốc độ truyền dữ liệu 3,2Gbps.

2.5D đưa logic đến gần bộ nhớ hơn, cho phép nhiều băng thông hơn trong hệ thống.Walter Ng, phó chủ tịch phát triển kinh doanh của UMC cho biết: “Theo truyền thống, mối quan tâm (đối với người dùng nội bộ) là đồ họa cao cấp.“Giờ đây, chúng tôi đang quan tâm nhiều hơn đến các giải pháp doanh nghiệp hiệu suất.Chúng tôi cũng nhận thấy sự quan tâm đến các lĩnh vực phi truyền thống. ”

Nhưng 2.5D đắt tiền và bị xếp hạng xuống các ứng dụng cao cấp, chẳng hạn như AI, mạng và máy chủ.Vì vậy, ngành công nghiệp đang tìm kiếm các giải pháp ngoài 2.5D.Mật độ quạt ra cao là một lựa chọn.Điều này có ít I / Os hơn 2.5D, mặc dù nó đang thu hẹp khoảng cách.

3D-IC đưa ra một tùy chọn khác.3D-IC liên quan đến kiến ​​trúc nhiều khuôn bằng cách sử dụng bộ xen kẽ hoạt động và / hoặc TSV.Ý tưởng là xếp chồng logic trên bộ nhớ hoặc logic trên logic trong một gói 3D.GlobalFoundries, Intel, Samsung, TSMC và UMC đang phát triển các dạng công nghệ 3D khác nhau.

Kiến trúc 3D có thể được tích hợp với chiplet.Đây là nơi bạn trộn và kết hợp các khuôn hoặc chiplet với các nút quy trình khác nhau trong một gói.Ramune Nagisetty, giám đốc tích hợp sản phẩm và quy trình tại Intel cho biết: “Chúng tôi chỉ đang ở giai đoạn đầu của phương pháp tiếp cận chiplet.“Trong những năm tới, chúng tôi sẽ thấy nó mở rộng trong các loại triển khai 2,5D và 3D.Chúng ta sẽ thấy nó mở rộng thành logic và bộ nhớ xếp chồng và logic và logic. ”

Ngày nay, ngành công nghiệp đang phát triển hoặc vận chuyển các gói 2.5D / 3D bằng cách sử dụng các sơ đồ kết nối hiện có.Các khuôn được xếp chồng lên nhau và kết nối bằng cách sử dụng công nghệ kết nối được gọi là các khối đế và trụ bằng đồng.Bumps và trụ cột cung cấp kết nối điện nhỏ và nhanh chóng giữa các thiết bị khác nhau.

Các microbumps / trụ cột tiên tiến nhất là những cấu trúc cực nhỏ với bước sóng 40μm.Bằng cách sử dụng các thiết bị hiện có, ngành công nghiệp có thể mở rộng quy mô sân cỏ có thể bằng hoặc gần 20μm.Sau đó, ngành công nghiệp cần một kỹ thuật mới, đó là liên kết lai đồng.

Trong liên kết lai đồng, các chip hoặc tấm xốp được liên kết bằng cách sử dụng liên kết điện môi với điện môi, sau đó là kết nối kim loại với kim loại.Đây là một quá trình đầy thử thách.Những khiếm khuyết là một trong những vấn đề lớn nhất.

TSMC, trong khi đó, đang làm việc trên một công nghệ gọi là Hệ thống trên chip tích hợp (SoIC).Sử dụng liên kết lai, công nghệ SoIC của TSMC cho phép các kiến ​​trúc giống như 3D.“Một chip tích hợp SoIC không chỉ giống (một SoC), mà nó hoạt động giống như một SoC ở mọi khía cạnh về tính toàn vẹn về điện và cơ học,” CH Tung, một nhà nghiên cứu từ TSMC cho biết.

Tại ECTC, TSMC đã trình bày một bài báo về phiên bản mật độ cực cao của SoIC.Phiên bản này cho phép xếp chồng chip nhiều tầng 3D, tạo ra cái mà TSMC gọi là Điện toán đắm chìm trong bộ nhớ (ImMC).Trong một ví dụ về ImMC, một thiết bị có thể có ba cấp.Mỗi tầng có logic và bộ nhớ chết.Các tầng được kết nối bằng cách sử dụng liên kết lai.

Trong khi đó, GlobalFoundries cũng đang nghiên cứu về liên kết wafer lai, cho phép tạo ra các kiến ​​trúc 3D độ mịn.Nó đã chứng minh khả năng xếp khuôn mặt đối mặt với độ cao 5xn - 76m yyc.Daniel Fisher, kỹ sư đóng gói chính tại GlobalFoundries cho biết: “Các ngăn xếp trong tương lai sẽ quan sát các cao độ nhỏ hơn 2μm và các thiết kế bề mặt thiết bị đầu cuối khác nhau.

Không phải tất cả các hành động là trong liên kết lai.Tại ECTC, Brewer Science đã mô tả một vật liệu liên kết vĩnh cửu với khả năng hút ẩm thấp và độ ổn định nhiệt cao.Các vật liệu được sử dụng cho các ứng dụng liên kết wafer tiên tiến.

Xiao Liu, nhà hóa học nghiên cứu cấp cao tại Brewer Science, cho biết: “Trong nghiên cứu hiện tại, một vật liệu kết dính vĩnh viễn mới được giới thiệu cho MEMS, mạch tích hợp 3D và các ứng dụng đóng gói cấp wafer”.

Trong dòng chảy liên kết của Brewer, một vật liệu được phủ spin trên một tấm wafer.Bánh wafer được nướng.Một wafer mang riêng biệt được đặt trên wafer và được bảo dưỡng ở nhiệt độ thấp.Hai tấm wafer sau đó được kết dính.

Thêm bao bì

Trong khi đó, công ty khởi nghiệp AI Cerebras gần đây đã gây chú ý khi giới thiệu một công nghệ sử dụng tích hợp quy mô wafer.Đó là một thiết bị cấp wafer với hơn 1,2 nghìn tỷ bóng bán dẫn.

Tại ECTC, TSMC đã trình diễn gói tích hợp hệ thống quy mô wafer dựa trên công nghệ quạt ra của nó, được gọi là InFO.Công nghệ này được gọi là InFO_SoW (System-on-Wafer).Shu-Rong Chun, tác giả chính trong một bài báo của TSMC cho biết: “InFO_SoW loại bỏ việc sử dụng chất nền và PCB bằng cách đóng vai trò là chất mang”.

Trong khi đó, MIT đã mô tả các mô-đun đa chip siêu dẫn quy mô wafer 200mm (S-MCM).Điều này được sử dụng để kết nối nhiều chip siêu dẫn hoạt động cho các hệ thống xử lý đông lạnh thế hệ tiếp theo.

Phần kết luận

Không phải tất cả các giải pháp sẽ yêu cầu bao bì quy mô wafer.Nhưng rõ ràng, khách hàng đang bắt đầu có cái nhìn khó hơn về bao bì tiên tiến.

Có nhiều đổi mới hơn bao giờ hết trong bao bì.Thách thức là tìm được gói phù hợp với mức giá tốt nhất.Một trong những lợi thế tốt nhất của việc sản xuất chất nền vi mạch là giá cả, Chào mừng liên hệ với Horexs để sản xuất bảng mạch pcb chất nền. (Bài viết từ internet)

Chi tiết liên lạc