Tin tức

Các sơ đồ tích hợp và tạo mẫu mới được sử dụng trong bộ nhớ 3D và các thiết bị logic đã tạo ra những thách thức về sản xuất và năng suất.Trọng tâm công nghiệp đã chuyển từ việc mở rộng quy mô của các quy trình đơn vị có thể dự đoán được trong các cấu trúc 2D sang việc tích hợp đầy đủ các cấu trúc 3D phức tạp đầy thách thức hơn.Bố cục 2D thông thường DRC, đo wafer ngoại tuyến và các phép đo điện ngoại tuyến không còn đủ để đạt được các mục tiêu về hiệu suất và năng suất, do sự phức tạp của các cấu trúc 3D mới này.Kỹ thuật silicon thử-và-sai cũng đang trở nên cực kỳ đắt đỏ, do thời gian và chi phí của thử nghiệm dựa trên wafer.

"Chế tạo ảo" là một giải pháp tiềm năng cho vấn đề này.Phần mềm chế tạo ảo có thể tạo ra một thiết bị số tương đương với một thiết bị bán dẫn thực tế, bằng cách mô hình hóa các luồng quy trình tích hợp trong môi trường kỹ thuật số.Phần mềm hỗ trợ kiểm tra sự biến đổi của quy trình, phát triển sơ đồ tích hợp, phân tích lỗi, phân tích điện và thậm chí tối ưu hóa cửa sổ quy trình.Quan trọng nhất, nó có thể dự đoán các phân nhánh hạ nguồn của các thay đổi trong quy trình mà nếu không sẽ yêu cầu các chu trình xây dựng và kiểm tra trong thời gian ngắn.

Trình diễn DRAM

Chúng tôi sẽ sử dụng SEMulator3D, một nền tảng phần mềm chế tạo ảo, để chứng minh cách chế tạo ảo có thể giải quyết hiệu quả các thách thức sản xuất bán dẫn phức tạp và năng suất.Chúng tôi sẽ mô hình hóa ảnh hưởng của các biến thể công cụ khắc (chẳng hạn như độ chọn lọc vật liệu hoặc phân bố từ thông) đến hiệu suất điện của thiết bị.Một nghiên cứu thiết bị DRAM đơn giản sẽ được sử dụng để làm nổi bật ảnh hưởng của hành vi khắc cổng và đặc điểm bước khắc lên các mục tiêu về hiệu suất điện và năng suất.

Quy trình làm việc sẽ tuân theo trình tự chế tạo ảo gồm 4 bước điển hình:

1. Các bước quy trình danh nghĩa và thông tin hình học của thiết bị được nhập vào phần mềm.Điều này cho phép phần mềm tạo ra một mô hình dự đoán 3D của thiết bị có thể được hiệu chỉnh thêm.

Hình 1: Sau khi nhập thông tin mô hình, nó sẽ hiển thị tiếp điểm tụ điện như hình minh họa.Tại thời điểm này, phân tích điện có thể được thực hiện và hiệu ứng cạnh của tụ điện có thể được khảo sát.

2. Các chỉ số quan tâm được thiết lập để xác định hành vi cấu trúc hoặc điện.Chúng có thể bao gồm đo lường ảo, 3D DRC (kiểm tra quy tắc thiết kế) và các thông số điện như Vth.

Hình 2: SEMulator3D xác định các điện cực của thiết bị trong cấu trúc 3D và mô phỏng các đặc tính của thiết bị tương tự như phần mềm TCAD, nhưng không cần mô hình TCAD tốn thời gian.

3. Một nghiên cứu thiết kế được thực hiện trong phần mềm.Điều này sử dụng DoE (Thiết kế Thử nghiệm) để xác định các thông số quan trọng và bao gồm dữ liệu và phân tích độ nhạy để hỗ trợ tối ưu hóa phát triển quy trình và / hoặc thay đổi thiết kế.

Hình 3: Các kỹ sư có thể phân tích bất kỳ phép đo nào trong SEMulator3D để xác định các thông số quan trọng, tiết lộ các trường hợp góc như được hiển thị (bao quanh màu đỏ) ở trên.

4. Cuối cùng, Tối ưu hóa Cửa sổ Quy trình được thực hiện để cung cấp giá trị được tối ưu hóa cho từng tham số quy trình, tối đa hóa tỷ lệ phần trăm các tham số đã chọn nằm trong thông số năng suất.

Tối ưu hóa mô hình quy trình để đáp ứng mục tiêu hiệu suất điện

Hình 4: Mô tả quy trình phân tích trong SEMulator3D, bao gồm cả tính năng PWO.

Trong ví dụ này, chúng tôi sẽ tối ưu hóa các quy trình sản xuất để nhắm mục tiêu một hiệu suất điện cụ thể.Chúng tôi sẽ chọn một giá trị điện cụ thể và tối ưu hóa các bước quy trình của chúng tôi xung quanh mục tiêu này.Mỗi tham số bước của quy trình sẽ được thay đổi để tìm kiếm các điều kiện quy trình đáp ứng mục tiêu hiệu suất điện.Trong nghiên cứu của chúng tôi, chúng tôi đã chọn Vth (điện áp ngưỡng) làm mục tiêu của chúng tôi, với giá trị 0,482V.Sử dụng phân tích hồi quy trong phần mềm, chúng tôi có thể xác định ba thông số quá trình (Độ dày ôxyt, Độ sâu ôxyt khoảng cách và Độ dày K cao) có ý nghĩa về tác động của chúng đối với điện áp ngưỡng (xem hình 5).Tiếp theo bước này là Hiệu chuẩn mô hình quy trình (PMC) sử dụng cùng một dữ liệu hồi quy, đảm bảo độ chính xác của mô hình quy trình trước khi tối ưu hóa ba tham số quy trình quan trọng này để đạt được mục tiêu V đã cho.

Hình 5: Kết quả tối ưu hóa sử dụng Vth làm mục tiêu, với các tham số được tối ưu hóa.

Tối ưu hóa cửa sổ quy trình (PWO) để đặt phạm vi tham số quy trình tối ưu

Tối ưu hóa cửa sổ quy trình (PWO) về cơ bản có thể giảm đáng kể số lượng wafer tiền sản xuất cần thiết cho thử nghiệm ngoại tuyến bằng cách sử dụng phương pháp luận từng bước và có cấu trúc để thực hiện thử nghiệm ảo.Nó có thể dự đoán năng suất tối đa (tỷ lệ thành công trong phạm vi giới hạn dưới và trên, xem hình 6) cho các quy trình hiện có đang được xem xét.Quan trọng hơn, nó có thể xác định lại các điều kiện quy trình danh nghĩa và các yêu cầu kiểm soát sự thay đổi để đạt được tỷ lệ thành công (hoặc năng suất) tối đa.

Sau khi các tham số quan trọng được xác định, một Thiết kế Thử nghiệm (DOE) ảo mới sẽ được thực hiện để tìm các giá trị tham số đáp ứng các yêu cầu về hiệu suất và năng suất.Thử nghiệm phải bao gồm một không gian (hoặc phạm vi) tìm kiếm xác định cho mỗi tham số đã chọn.Để có được ý nghĩa thống kê, thử nghiệm mô phỏng được chạy nhiều lần trong không gian tìm kiếm do người dùng xác định.Sau đó, thuật toán PWO cung cấp giá trị được tối ưu hóa cho từng thông số quy trình, tối đa hóa tỷ lệ phần trăm của (các) thông số thiết bị đã chọn đáp ứng thông số kỹ thuật của thiết bị mục tiêu (“inSpec%”).

Như thể hiện trong hình 6 (bên trái), giả sử độ lệch chuẩn 0,5nm, 1,0nm và 0,2nm cho ba thông số (độ dày oxit đệm, độ sâu oxit đệm và độ dày K cao) tương ứng, hệ thống PWO đã báo cáo sự gia tăng đo lường trong -phần trăm thông số kỹ thuật từ 34,668% đến 49,997%, sau khi thay đổi các giá trị danh nghĩa của tất cả các thông số quá trình do kết quả của quá trình tối đa hóa.Hơn nữa, như thể hiện trong hình 6 (bên phải), việc giảm độ lệch chuẩn của thông số có ảnh hưởng nhất (3,20: Độ dày lắng đọng K cao BWL), từ 0,2nm xuống 0,13nm đã làm tăng tỷ lệ phần trăm thông số kỹ thuật đo lường (tỷ lệ năng suất) lên 89,316% khi mục tiêu tỷ lệ thành công được đặt là 88%.Có thể cải thiện đáng kể năng suất tổng thể bằng cách kiểm soát sự thay đổi của thiết bị chịu trách nhiệm lắng đọng oxit cổng K cao.Đây là thông tin cực kỳ có giá trị cho một kỹ sư tích hợp quy trình đang tìm cách cải thiện năng suất.

Hình 6: Bên trái: Giá trị trung bình mới được xác định để tối đa hóa Spec% (độ dày lắng đọng và độ sâu khắc).Đúng: Phạm vi yêu cầu Đã xác định: Độ lệch chuẩn trên Độ dày K cao của BWL để đáp ứng tỷ lệ thành công> 88%.

Chế tạo ảo tiết kiệm thời gian và chi phí

Cài đặt tham số quy trình được thiết lập trong giai đoạn đầu của quá trình phát triển công nghệ bán dẫn, ngay cả trước khi các tấm wafer đầu tiên được chế tạo.Xử lý ảo có thể giúp xác thực các giá trị tham số quy trình ban đầu này mà không cần tốn thời gian và chi phí để tạo và thử nghiệm các tấm wafer thực.Công nghệ Tối ưu hóa cửa sổ quy trình mới của SEMulator3D mang lại những lợi thế sau trong quá trình phát triển quy trình bán dẫn:

Dự đoán chính xác lợi nhuận cho các quy trình hiện có
Sử dụng lại các giá trị thông số POR (quá trình ghi) danh nghĩa để tối đa hóa năng suất
Xác định các bước quy trình chính ảnh hưởng nhiều nhất đến năng suất
Cô lập các điều kiện trường hợp không thành công (ngoài thông số kỹ thuật) và xác định nguyên nhân gốc rễ của những lỗi này
Đẩy nhanh quá trình phát triển, bằng cách tránh kỹ thuật silicon thử và sai

(Từ Daebin Yim)