Tin tức

Ngành công nghiệp bán dẫn đang đẩy mạnh nỗ lực của mình trong việc đóng gói tiên tiến, một cách tiếp cận đang trở nên phổ biến hơn với các thiết kế chip mới và phức tạp.

Các xưởng đúc, OSAT và những người khác đang tung ra làn sóng công nghệ đóng gói tiên tiến tiếp theo, chẳng hạn như 2.5D / 3D, chiplets và quạt-out, và họ đang phát triển các công nghệ đóng gói kỳ lạ hơn hứa hẹn cải thiện hiệu suất, giảm điện năng và cải thiện thời gian để thị trường.Mỗi loại gói là khác nhau, với nhiều sự cân bằng khác nhau.Như trước đây, ý tưởng đằng sau bao bì tiên tiến là lắp ráp các khuôn phức tạp trong một gói, tạo ra một thiết kế cấp hệ thống.Nhưng bao bì tiên tiến phải đối mặt với một số thách thức về kỹ thuật và chi phí.

Bao bì tiên tiến không phải là mới.Trong nhiều năm, ngành công nghiệp này đã lắp ráp các khuôn dập trong một gói.Nhưng các gói nâng cao thường được sử dụng cho các ứng dụng cao cấp hơn do chi phí.

Tuy nhiên, ngày nay, bao bì tiên tiến đang trở thành một lựa chọn khả thi hơn để phát triển một thiết kế chip phức tạp vì một số lý do.Thông thường, để cải tiến một thiết kế, ngành công nghiệp phát triển một hệ thống trên chip (SoC) sử dụng quy mô chip để phù hợp với các chức năng khác nhau trên một khuôn đúc nguyên khối duy nhất.Nhưng việc mở rộng quy mô ngày càng trở nên khó khăn và tốn kém hơn ở mỗi nút, và không phải mọi thứ đều có lợi từ việc mở rộng quy mô.

Trường hợp điển hình: Intel, một nhà đề xướng lâu năm về việc mở rộng quy mô chip, đã gặp phải một số sự chậm trễ với quy trình 10nm do nhiều trục trặc sản xuất khác nhau.Intel hiện đang tăng cường các thiết kế 10nm của mình, nhưng gần đây họ đã trì hoãn 7nm do các vấn đề về năng suất.Mặc dù công ty thề rằng họ sẽ khắc phục sự cố và tiếp tục mở rộng quy mô chip của mình, nhưng họ cũng đang phòng ngừa rủi ro bằng cách đẩy mạnh các nỗ lực đóng gói.

Samsung và TSMC, hai nhà sản xuất chip hàng đầu khác, đang đi trước với việc mở rộng quy mô chip ở bước sóng 5nm và hơn thế nữa.Nhưng Samsung và TSMC, cũng như các xưởng đúc khác, cũng đang mở rộng nỗ lực đóng gói.Và OSATs, cung cấp dịch vụ đóng gói của bên thứ ba, tiếp tục phát triển các gói nâng cao mới.

Bao bì tiên tiến sẽ không giải quyết được mọi vấn đề trong thiết kế chip.Thay đổi quy mô chip vẫn là một lựa chọn.Tuy nhiên, điều thay đổi là các công nghệ gói mới cạnh tranh hơn.

“Đóng gói thực sự là giai đoạn tiếp theo để hoàn thành những gì cần thiết khi sở thích thu nhỏ nút không còn là lựa chọn rõ ràng nữa,” Kim Yess, giám đốc điều hành vật liệu WLP tại Brewer Science cho biết.“Các kiến ​​trúc sáng tạo có thể cho phép sản xuất khối lượng lớn các thiết bị chủ động và thụ động đã hoàn thiện được đóng gói theo cách sao cho kết quả hiệu suất mạnh mẽ hơn và có chi phí sở hữu thấp hơn”.

Không một loại gói nào có thể đáp ứng mọi nhu cầu.“Sự lựa chọn phụ thuộc vào ứng dụng, nó quyết định kiến ​​trúc bao bì sẽ trông như thế nào.Đó là tất cả về những gì bạn muốn hiệu suất và yếu tố hình thức mà bạn cần cho thiết bị cuối cùng, ”Yess nói.

Vì vậy, các nhà cung cấp đang phát triển một số loại.Dưới đây là một số công nghệ mới nhất:

ASE và TSMC đang phát triển quạt tản nhiệt với cầu silicon.Fan-out được sử dụng để tích hợp các khuôn trong một gói và các cầu nối cung cấp các kết nối từ khuôn này sang khuôn khác.
TSMC đang phát triển cầu silicon cho 2.5D, một công nghệ xếp chồng khuôn cao cấp.
Một số công ty đang phát triển chiplet, một cách để tích hợp các khuôn và kết nối chúng trong một gói.Intel và những người khác đang phát triển các thông số kỹ thuật kết nối chết-chết mới cho chiplet.
Diễn đàn Kết nối Internet Quang học (OIF) đang phát triển các thông số kỹ thuật mới dành cho chiplet, cho phép các thiết kế truyền thông mới.

Tại sao phải đóng gói?
Trong nhiều thập kỷ, các nhà sản xuất chip đã giới thiệu một công nghệ quy trình mới với mật độ bóng bán dẫn nhiều hơn sau mỗi 18 đến 24 tháng.Ở nhịp độ này, các nhà cung cấp đã giới thiệu chip mới dựa trên quy trình đó, cho phép các thiết bị có mật độ bóng bán dẫn nhiều hơn và các sản phẩm điện tử mới có giá trị lớn hơn.

Nhưng việc duy trì công thức này ở các nút nâng cao trở nên khó khăn hơn.Các chip ngày càng trở nên phức tạp hơn với các tính năng nhỏ hơn, và chi phí thiết kế và sản xuất vi mạch đã tăng vọt.Đồng thời, nhịp cho một nút được mở rộng hoàn toàn đã kéo dài từ 18 tháng lên 2,5 năm hoặc lâu hơn.

“Nếu bạn so sánh 45nm với 5nm đang diễn ra ngày nay, chúng ta thấy chi phí wafer tăng gấp 5 lần.Đó là do số lượng các bước xử lý cần thiết để tạo ra thiết bị đó, ”Ben Rathsack, phó chủ tịch kiêm phó tổng giám đốc tại TEL America cho biết.

Do chi phí thiết kế tăng cao, ít nhà cung cấp có thể đủ khả năng phát triển các thiết bị tiên tiến nhất.Nhiều chip không yêu cầu các nút nâng cao.

Nhưng nhiều thiết kế vẫn yêu cầu quy trình tiên tiến.“Nếu bạn đang tuân theo Định luật Moore, bạn sẽ nghĩ rằng việc mở rộng quy mô hoặc đổi mới đang dừng lại.Thành thật mà nói, điều đó không đúng.Số lượng thiết bị và cách chúng được nhân giống đang tăng với tốc độ mạnh mẽ, ”Rathsack nói.

Mở rộng quy mô vẫn là một lựa chọn cho các thiết kế mới, mặc dù nhiều người đang tìm kiếm các lựa chọn thay thế như bao bì nâng cao.Walter Ng, phó chủ tịch phát triển kinh doanh của UMC cho biết: “Động lực đang thúc đẩy nhiều khách hàng sử dụng nhiều ứng dụng hơn để khám phá các giải pháp thay thế hơn là các giải pháp lớn, một khuôn trên silicon đắt tiền,” Walter Ng, phó chủ tịch phát triển kinh doanh của UMC cho biết.“Chúng tôi sẽ luôn chuyển động theo hướng cần nhiều chức năng phức tạp hơn.Điều đó thường có nghĩa là chip lớn hơn.Chúng tôi đã luôn quản lý điều đó với khả năng chuyển sang nút công nghệ tiếp theo, đi kèm với những thách thức tương tự về chi phí và năng lượng.Hiện tại, chúng ta đang ở thời điểm mà khả năng đó bắt đầu không còn khả thi nữa và các giải pháp thay thế đang trở thành điều bắt buộc.Các giải pháp đóng gói tiên tiến, cùng với các phương pháp tiếp cận kết nối sáng tạo, đang cung cấp một số giải pháp thay thế hấp dẫn đó.Nhưng chúng ta cần lưu ý rằng kinh tế chip liên quan sẽ quyết định việc triển khai cuối cùng. "

Trong nhiều thập kỷ, bao bì là một suy nghĩ muộn màng.Nó chỉ đơn giản là gói gọn một con súc sắc.Và trong quy trình sản xuất, các nhà sản xuất chip xử lý chip trên tấm wafer trong fab.Sau đó, các con chip được cắt hạt lựu và lắp ráp trong các gói thông thường đơn giản.

Các gói thông thường khá bền và rẻ tiền, nhưng chúng bị hạn chế về hiệu suất điện và mật độ kết nối.Đó là nơi phù hợp với bao bì tiên tiến. Nó cho phép hiệu suất cao hơn với nhiều I / Os hơn trong hệ thống.

2.5D so với fan-out
Một số loại bao bì tiên tiến đang có trên thị trường, chẳng hạn như 2.5D / 3D và quạt-out.Cả hai loại đều hướng tới nhiều chức năng hơn và I / Os, hỗ trợ các khuôn lớn hơn và phức tạp hơn.

Fan-out là một công nghệ đóng gói cấp wafer, trong đó các khuôn được đóng gói trong wafer.Trong bối cảnh bao bì, quạt ra phù hợp với không gian tầm trung đến cao cấp.Amkor, ASE, JCET và TSMC bán các gói fan-out.

Trong một ví dụ về quạt ra, một khuôn DRAM được xếp chồng lên một chip logic trong một gói.Điều này đưa bộ nhớ đến gần logic hơn, cho phép nhiều băng thông hơn.

Gói quạt ra bao gồm các khuôn và các lớp phân phối lại (RDL).RDL là các liên kết kim loại đồng kết nối điện một phần của gói với phần khác.RDL được đo bằng đường và không gian, liên quan đến chiều rộng và cao độ của một vết kim loại.

Quạt ra được chia thành hai phân đoạn - tiêu chuẩn và mật độ cao.Được nhắm mục tiêu cho các ứng dụng di động và người tiêu dùng, quạt ra mật độ tiêu chuẩn được định nghĩa là một gói có ít hơn 500 I / Os và RDL lớn hơn 8μm dòng và không gian.Được thiết kế cho các ứng dụng cao cấp, quạt ra mật độ cao có hơn 500 I / Os với RDL dòng và không gian nhỏ hơn 8μm.

Ở phân khúc cao cấp, các nhà cung cấp đang phát triển quạt ra với RDL ở dòng / không gian 2μm và hơn thế nữa.Sandy Wen, một kỹ sư tích hợp quy trình tại Coventor cho biết: “Để theo kịp với băng thông và các yêu cầu I / O ngày nay, các đường dây RDL và yêu cầu cao độ ngày càng thu hẹp và đang được xử lý tương tự như các kết nối BEOL bằng cách sử dụng xử lý đồng damascene để cho phép các đường dây nhỏ hơn. , một Công ty Nghiên cứu Lam, trong một blog.

Để tạo ra các gói dạng quạt, khuôn được đặt trong một cấu trúc giống như tấm wafer bằng cách sử dụng hợp chất khuôn epoxy.Các RDL được hình thành.Các cá thể chết được cắt, tạo thành một gói.

Fan-out có một số thách thức.Khi các khuôn được đặt trong hợp chất, chúng có thể di chuyển trong quá trình này.Hiệu ứng này, được gọi là dịch chuyển khuôn, có thể ảnh hưởng đến năng suất.

Tại một thời điểm, số lượng I / O ra của người hâm mộ bị giới hạn.Giờ đây, mật độ quạt ra cao đang tiến tới số lượng I / O cao hơn và xâm chiếm lãnh thổ cao cấp do 2.5D nắm giữ.

2.5D là công nghệ gói khuôn bế cao cấp.Quạt ra sẽ không thay thế 2,5D.Nhưng quạt ra ít tốn kém hơn, vì nó không yêu cầu một interposer như 2.5D.

Tuy nhiên, mật độ quạt ra cao đang hỗ trợ ngày càng nhiều chip lớn hơn, đòi hỏi các gói lớn hơn.Thông thường, cộng đồng bao bì sử dụng thuật ngữ "kẻ ô" ở đây.Được sử dụng trong sản xuất chip, kẻ ô hoặc mặt nạ là khuôn mẫu chính của thiết kế vi mạch.Một ô có thể chứa kích thước khuôn lên đến khoảng 858mm².Nếu khuôn lớn hơn, một nhà sản xuất chip sẽ xử lý một con chip trên nhiều hơn một ô.

Ví dụ, một con chip lớn có thể yêu cầu hai hạt (kích thước hạt 2X).Sau đó, trong quy trình sản xuất, hai hạt được phát triển riêng biệt và được khâu lại với nhau, đây là một quá trình tốn kém.

TSMC, trong khi đó, đang vận chuyển các gói hình quạt với kích thước kẻ ô 1,5 lần.“Chúng tôi đặt mục tiêu đưa kích thước kẻ ô 1,7 lần vào sản xuất trong Q4 năm nay,” Douglas Yu, Phó chủ tịch phụ trách đóng gói và kết nối liên kết tích hợp tại TSMC cho biết.“Kẻ ô 2,5X sẽ đủ tiêu chuẩn trước Q1 '21."

Các gói quạt ra lớn hơn mang đến cho khách hàng một số lựa chọn mới.Giả sử bạn muốn một gói có bộ nhớ băng thông cao (HBM).Trong HBM, các khuôn DRAM được xếp chồng lên nhau, cho phép nhiều băng thông hơn trong hệ thống.

HBM chủ yếu được tìm thấy trong các gói 2.5D cao cấp và đắt tiền.Giờ đây, với kích thước gói lớn hơn, ASE và TSMC đang phát triển các gói quạt ra ít tốn kém hơn hỗ trợ HBM.

Có các tùy chọn mới khác.ASE và TSMC đang phát triển quạt tản nhiệt với cầu silicon.Intel là công ty đầu tiên phát triển cầu silicon.Được tìm thấy trong các gói hàng cao cấp, cây cầu là một miếng silicon nhỏ kết nối khuôn này với khuôn khác trong một gói.Cầu được định vị là một giải pháp thay thế rẻ hơn so với máy liên kết 2,5D.

Các nhịp cầu hứa hẹn sẽ mang lại chức năng mới cho fan-out.Ví dụ, quạt ra truyền thống của TSMC có độ cao 40μm với 3 lớp RDL ở dòng / không gian 2μm-2μm.“Công nghệ (cầu silicon của TSMC) có thể giảm cường độ cục bộ xuống 25μm để tiết kiệm diện tích chip.Một đường RDL và không gian ở 0,4μm và 0,4μm cung cấp mật độ kết nối cao hơn nhiều, "Yu nói.

Trong khi đó, 2.5D sẽ không biến mất.Một số đang phát triển các kiến ​​trúc thiết bị khổng lồ với nhiều I / O hơn.Hiện tại, 2.5D là lựa chọn duy nhất ở đây.

Trong 2.5D, các khuôn được xếp chồng lên nhau trên bộ xen kẽ, kết hợp vias xuyên silicon (TSV).Interposer hoạt động như cầu nối giữa các chip và bo mạch, cung cấp nhiều I / Os và băng thông hơn.

Trong một ví dụ, một nhà cung cấp có thể kết hợp FPGA với bốn khối HBM.Chỉ trong một khối, công nghệ HBM2E mới nhất của Samsung có thể xếp chồng lên nhau tám DRAM 16 gigabit lớp 10nm.Các khuôn được kết nối bằng cách sử dụng 40.000 TSV, cho phép tốc độ truyền dữ liệu 3,2Gbps.

Giống như fan-out, 2.5D cũng đang mở rộng.Ví dụ, TSMC đang phát triển một cầu silicon cho 2.5D, mang đến cho khách hàng nhiều lựa chọn hơn.TSMC đang chuẩn bị một phiên bản kẻ ô 1.5X (4 HBM) với kích thước kẻ ô 3.0X (8 HBM) trong R&D.

Tất cả đã nói, 2.5D vẫn là lựa chọn cho phân khúc cao cấp, nhưng fan-out đang thu hẹp khoảng cách.Vậy làm thế nào để fan-out xếp chồng lên 2,5D?Trong một bài báo, ASE - gọi công nghệ quạt ra là FOCoS - đã so sánh hai loại gói quạt ra (chip-đầu tiên và chip-cuối cùng) với 2.5D.Mỗi gói bao gồm một ASIC và HBM.Mục đích là để so sánh độ cong vênh, ứng suất điện môi thấp k, ứng suất interposer / RDL, độ tin cậy của khớp và hiệu suất nhiệt.

“Độ cong vênh của hai loại gói FOCoS thấp hơn 2,5D do sự không khớp CTE nhỏ hơn giữa khuôn kết hợp và chất nền xếp chồng lên nhau,” Wei-Hong Lai của ASE cho biết trong bài báo.“Ứng suất (thấp-k) của FOCoS cho cả chip đầu tiên và chip cuối cùng đều thấp hơn 2,5D.”

Đồng kết nối cho 2.5D có ứng suất thấp hơn so với quạt ra.“2.5D, FOCoS đầu tiên trên chip và FOCoS cuối cùng của chip có hiệu suất nhiệt tương tự nhau và tất cả chúng đều đủ tốt cho các ứng dụng năng lượng cao,” Lai nói.

Các tùy chọn khác — chiplets, SiPs
Bên cạnh 2.5D và quạt ra, khách hàng cũng có thể phát triển một gói nâng cao tùy chỉnh.Các tùy chọn bao gồm 3D-IC, chiplet, mô-đun đa chip (MCM) và hệ thống trong gói (SiP).Về mặt kỹ thuật, đây không phải là các loại gói.Chúng là các kiến ​​trúc hoặc phương pháp luận được sử dụng để phát triển một gói tùy chỉnh.

SiP là một gói hoặc mô-đun tùy chỉnh, bao gồm một hệ thống điện tử chức năng hoặc hệ thống con, theo ASE.Một SiP liên quan đến một loạt các công nghệ trong một hộp công cụ, có thể bao gồm các thiết bị, đường truyền và các sơ đồ kết nối khác nhau, trong số những thứ khác.Chọn từ các tùy chọn này, khách hàng có thể phát triển gói SiP tùy chỉnh để phù hợp với yêu cầu của mình.

Chiplets là một lựa chọn khác.Với chiplet, một nhà sản xuất chip có thể có một menu gồm các khuôn mô-đun, hoặc chiplet, trong một thư viện.Chiplet có thể có các chức năng khác nhau ở các nút khác nhau.Khách hàng có thể trộn và kết hợp các chiplet và kết nối chúng bằng cách sử dụng sơ đồ kết nối liên hoàn.

Có khả năng, chiplet có thể giải quyết một vấn đề lớn.Tại các nút nâng cao, một khuôn nguyên khối lớn và đắt tiền.Với chiplet, khách hàng có thể chia khuôn lớn hơn thành nhiều phần nhỏ hơn, do đó giảm chi phí và tăng năng suất.Jan Vardaman, chủ tịch TechSearch International cho biết: “Chúng tôi muốn nói rằng một chiplet đang phân tách một khuôn đúc nguyên khối thành các bộ phận và sau đó chế tạo các bộ phận, nhưng chúng vẫn hoạt động như một khuôn đúc duy nhất,” Jan Vardaman, chủ tịch của TechSearch International cho biết.

Có những lợi ích khác.“Cuối cùng, công nghệ đóng gói là tăng mật độ và giảm công suất, cho phép các chiplet được kết nối trong một gói có chức năng phù hợp hoặc vượt quá chức năng của một SoC nguyên khối.Lợi ích của cách tiếp cận này bao gồm chi phí thấp hơn, tính linh hoạt cao hơn và thời gian đưa ra thị trường nhanh hơn, ”Ramune Nagisetty, giám đốc tích hợp quy trình và sản phẩm tại Intel, cho biết trong một bài thuyết trình gần đây.

Sử dụng phương pháp chiplet, các nhà cung cấp có thể phát triển 3D-IC hoặc MCM.MCM tích hợp các khuôn và kết nối chúng trong một mô-đun.IC 3D có thể có nhiều dạng.Nó có thể liên quan đến logic xếp chồng trên bộ nhớ hoặc logic trên logic trong một gói.

Chẳng hạn như Intel đã phát triển nhiều kiến ​​trúc giống chiplet khác nhau.Công ty có các phần nội bộ để phát triển các kiến ​​trúc này, bao gồm các khối IP của riêng mình, cầu silicon và công nghệ kết nối liên tục chết chóc.

Hình 1: Công nghệ 2.5D và 3D sử dụng công nghệ Bridge và Foveros của Intel.Nguồn: Intel

Sự kết nối giữa các điểm chết là rất quan trọng.Nó kết nối một ô chết với một ô khác trong một gói.Mỗi khuôn bao gồm một khối IP với một giao diện vật lý.Một khuôn với một giao diện chung có thể giao tiếp với một khuôn khác thông qua một dây tiếp cận ngắn.

Ngành công nghiệp đang phát triển một số công nghệ giao diện die-to-die — Bus giao diện nâng cao (AIB), Bunch of Wires (BoW), CEI-112G-XSR và OpenHBI.

Nhóm Kiến trúc dành riêng cho miền mở (ODSA) đang phát triển hai trong số các giao diện này — BoW và OpenHBI.OpenHBI là một công nghệ kết nối chết-chết có nguồn gốc từ tiêu chuẩn HBM.BoW hỗ trợ nhiều gói khác nhau.Cả hai đều đang trong quá trình nghiên cứu và phát triển.

Công nghệ chết dần chết mòn của Intel được gọi là AIB.Intel cũng đang phát triển chiplet hoặc gạch tuân thủ AIB.Công ty đã phát triển 10 ô với 10 ô khác trong các công trình, chẳng hạn như bộ thu phát, bộ chuyển đổi dữ liệu, quang tử silicon và máy gia tốc học máy.

Trong khi Intel tiếp tục đặt các mảnh ghép để phát triển chiplet, các nhà sản xuất thiết bị khác cũng có thể có được công nghệ AIB và phát triển các kiến ​​trúc tương tự bằng cách sử dụng IP của riêng họ hoặc của bên thứ ba.

Intel có quyền truy cập AIB cho các sản phẩm nội bộ của mình.AIB cũng được cung cấp như một công nghệ mã nguồn mở, miễn phí bản quyền cho các bên thứ ba trên Trang web của Liên minh CHIPS.

Một phiên bản mới của AIB đang hoạt động.Liên minh CHIPS, một tập đoàn công nghiệp, gần đây đã phát hành đặc tả dự thảo AIB phiên bản 2.0.AIB 2.0 có mật độ băng thông cạnh gấp hơn sáu lần so với AIB 1.0.

Tuy nhiên, đối với hầu hết các công ty, đó là một thách thức lớn để phát triển các kiến ​​trúc giống như chiplet.Khả năng có được các chiplet có thể tương tác và được thử nghiệm từ các nhà cung cấp khác nhau vẫn là một mô hình chưa được chứng minh.

Có một giải pháp ở đây.Ví dụ, Blue Cheetah Analog Design đang phát triển một bộ tạo cho AIB.Trình tạo cho phép các khối tùy chỉnh AIB sẵn sàng đăng xuất trên các quy trình khác nhau.Krishna Settaluri, Giám đốc điều hành của Blue Cheetah cho biết: “Bằng cách sản xuất các khối tùy chỉnh ở tốc độ nút nhấn, máy phát điện của Blue Cheetah giảm thiểu thời gian đưa ra thị trường và nỗ lực kỹ thuật để tạo ra IP sẵn sàng cho băng từ.

Điều đó không giải quyết được tất cả các vấn đề.Đối với một điều, chiplet yêu cầu chết tốt được biết đến.Nếu một hoặc nhiều khuôn bị lỗi trong ngăn xếp, toàn bộ gói có thể bị lỗi.Vì vậy, các nhà cung cấp yêu cầu một chiến lược sản xuất hợp lý với sự kiểm soát quy trình tốt.

“Khi các quy trình đóng gói tiên tiến ngày càng trở nên phức tạp với các tính năng nhỏ hơn, nhu cầu kiểm soát quy trình hiệu quả tiếp tục tăng lên,” Tim Skunes, phó chủ tịch R&D của CyberOptics cho biết.“Chi phí thất bại cao do các quy trình này sử dụng khuôn đúc tốt đã biết đắt tiền.”

Thêm chiplet
Đối với các gói nâng cao, các nhà cung cấp sử dụng các lược đồ kết nối hiện có.Trong các gói, các khuôn được xếp chồng lên nhau và được kết nối bằng cách sử dụng các khối trụ và trụ nhỏ bằng đồng.Bumps / trụ cột cung cấp kết nối điện nhỏ và nhanh chóng giữa các thiết bị khác nhau.

Các microbumps / trụ cột tiên tiến nhất là những cấu trúc cực nhỏ có độ cao từ 40μm đến 36μm.Các va đập / trụ được phát triển bằng cách sử dụng các thiết bị khác nhau.Sau đó, các khuôn được xếp chồng lên nhau và liên kết bằng chất kết dính wafer.

Đối với điều này, ngành công nghiệp sử dụng liên kết nén nhiệt (TCB).Người liên kết TCB nhặt một con xúc xắc và sắp xếp các vết sưng với những con từ một con xúc sắc khác.

TCB là một quá trình chậm.Thêm vào đó, các va chạm / trụ cột đang tiến gần đến giới hạn vật lý của chúng, ở đâu đó khoảng cao độ 20μm.

Đó là nơi mà một công nghệ mới được gọi là liên kết lai phù hợp. Vẫn đang trong quá trình R&D để đóng gói, các ngăn xếp liên kết lai và liên kết chết bằng cách sử dụng kết nối đồng-đồng.Nó cung cấp nhiều băng thông hơn với công suất thấp hơn so với các phương pháp xếp chồng và liên kết hiện có.

Các xưởng đúc đang phát triển liên kết lai cho bao bì tiên tiến.TSMC, ví dụ, đang làm việc trên một công nghệ được gọi là Hệ thống trên chip tích hợp (SoIC).Sử dụng liên kết lai, SoIC của TSMC cho phép kiến ​​trúc chiplet giống như 3D ở độ cao nhỏ hơn 10μm.

Gần đây, TSMC đã tiết lộ lộ trình SoIC của mình.Vào cuối năm nay, SoIC sẽ ra mắt với cường độ liên kết 9μm, tiếp theo là 6μm vào giữa năm 2021 và 4,5μm vào đầu năm 2023.

Di chuyển liên kết lai từ phòng thí nghiệm sang fab không phải là một quá trình đơn giản.Stephen Hiebert cho biết: “Những thách thức lớn trong quy trình của liên kết lai đồng bao gồm kiểm soát khuyết tật bề mặt để ngăn ngừa khoảng trống, kiểm soát biên dạng bề mặt cấp nanomet để hỗ trợ tiếp xúc đệm liên kết lai mạnh mẽ và kiểm soát sự liên kết của các miếng đệm đồng trên khuôn trên và dưới”. giám đốc cấp cao của bộ phận tiếp thị tại KLA.

Trong khi đó, những người khác cũng đang phát triển chiplets.Trong ngành truyền thông, ví dụ, OEM kết hợp các SoC chuyển mạch Ethernet lớn trong hệ thống.SoC bao gồm một khuôn chuyển mạch Ethernet và một SerDes trên cùng một chip.

Nathan Tracy, nhà công nghệ và quản lý các tiêu chuẩn ngành tại TE Connectivity cho biết: “Khi chúng ta chuyển sang tốc độ cao hơn và in thạch bản chuyển sang dạng hình học nhỏ hơn, cấu trúc tương tự và kỹ thuật số không có tỷ lệ như nhau”.Tracy cũng là chủ tịch của OIF.

“Nếu bạn có một công tắc chết, nó có một phần kỹ thuật số.Sau đó, bạn có SerDes, một bộ nối tiếp / bộ khử không khí cung cấp I / O cho chip.Đó là một cấu trúc tương tự.Nó không mở rộng quy mô tốt, ”Tracy nói.

Khi các hệ thống hướng tới tốc độ dữ liệu nhanh hơn, các SerDes chiếm quá nhiều dung lượng.Vì vậy, trong một số trường hợp, hàm SerDes được tách ra khỏi khuôn lớn hơn và được chia thành các khuôn nhỏ hơn hoặc chiplet.

Sau đó, tất cả các khuôn đang được tích hợp trong một MCM.Chip chuyển đổi lớn nằm ở giữa, được bao quanh bởi bốn chiplet I / O nhỏ hơn.

Đó là nơi mà các tiêu chuẩn phù hợp ở đây.OIF đang phát triển một công nghệ có tên là CEI-112G-XSR.XSR kết nối chiplet và động cơ quang học trong MCM.

Phần kết luận
Rõ ràng, bao bì tiên tiến là một thị trường điên cuồng với ngày càng nhiều lựa chọn mới.

Điều đó quan trọng đối với khách hàng.Các khuôn đúc nguyên khối với khả năng mở rộng quy mô chip sẽ không biến mất.Nhưng nó trở nên khó hơn và đắt hơn ở mỗi lượt. (Theo Mark LaPedus)