Tin tức

Tại Hội nghị về kỹ thuật in thạch bản nâng cao của SPIE được tổ chức vào tháng 2 năm 2021, Regina Pendulum of Applied Materials đã có bài phát biểu với tựa đề "Kỹ thuật vật liệu cấp mô-đun để tiếp tục mở rộng quy mô DRAM".Trong bài phát biểu, Regina nhấn mạnh rằng việc thu hẹp DRAM đang chậm lại và cần có các giải pháp mới để tiếp tục tăng mật độ, như thể hiện trong Hình 1.

Hình 1. Xu hướng mật độ bit và nút DRAM.

Theo lời giới thiệu của họ, việc thu nhỏ DRAM đã mở ra nhiều thách thức:

Tạo mẫu-làm thế nào để tạo ra các mẫu ngày càng dày đặc.

Tụ điện-Tiến hóa từ hình trụ thành cấu trúc dạng cột, yêu cầu tỷ lệ khung hình cao để được tạo mẫu.

Điện trở / Điện dung-Dòng bit và dòng từ cần tăng điện trở / điện dung để tăng tốc độ truy cập.

Bóng bán dẫn ngoại vi (ngoại vi) - sự phát triển từ cổng polysilicon chứa oxit silic đến cổng kim loại k cao (HKMG).

Hình 2. Thách thức mở rộng DRAM.

Bài viết này sẽ tập trung vào mô hình và tụ điện.

Mô hình tụ điện gần đây đã được hoàn thiện bằng cách tạo mẫu kép tự căn chỉnh chéo (XSADP), nhưng hiện nó đang được phát triển thành mô hình kép tự căn chỉnh chéo phức tạp hơn ((XSADP) nhưng hiện đang phát triển thành phức tạp hơn: XSAQP).Theo tiết lộ của Samsung, một tùy chọn khác là tạo hoa văn có đệm lót, có thể tăng mật độ lỗ trên mặt nạ lên hệ số 3, nhưng yêu cầu khắc để làm cho kích thước lỗ bằng nhau.Gần đây, EUV đã bắt đầu được ứng dụng để sản xuất DRAM.

Tác giả chỉ ra rằng Samsung đang sử dụng EUV cho tỉnh cấp 1 của DRAM 1z và hiện tại dự kiến ​​sẽ sử dụng EUV cho DRAM 1α nhiều lớp.SK Hynix cũng dự kiến ​​sẽ ra mắt DRAM 1α sử dụng máy in thạch bản EUV trong năm nay.

Tuy nhiên, việc triển khai EUV đối với DRAM phải đối mặt với những thách thức sau:

Tính đồng nhất kích thước quan trọng cục bộ (LCDU), thay đổi này sẽ thay đổi hiệu suất điện và tỷ lệ khung hình khắc.

Kích thước lỗ-EUV nhạy cảm với kích thước lỗ và có cửa sổ xử lý hẹp.

Điện trở mỏng-EUV rất mỏng và cần được làm cứng.

Việc sử dụng lớp cặn mỏng có thể làm cứng điện trở, và việc sử dụng lớp cặn dày có thể làm giảm kích thước tới hạn (CD).Sự lắng đọng chọn lọc theo không gian trên đầu của mẫu có thể cải thiện Độ nhám của đường viền (LER) / Độ nhám của độ rộng đường (LWR), đây là một bất lợi đáng kể trong việc hình thành mẫu EUV.Xem Hình 3.

Hình 3. Những cải tiến khi sử dụng photoresist lắng đọng.

Đối với mở rộng khu vực hoạt động, EUV có một vấn đề khiếm khuyết trên các đĩa CD lớn.Thay vào đó, bạn có thể khắc các lỗ nhỏ và sau đó sử dụng phương pháp khắc bên chính xác để mở đối tượng theo một hướng, do đó giảm khoảng cách từ đầu đến đầu.Công nghệ này giúp loại bỏ sự cân bằng giữa CD và năng suất, đồng thời cho phép các hình bầu dục có diện tích đệm tiếp xúc lớn hơn, như thể hiện trong Hình 4.

Hình 4. Khắc bên chính xác cho các mẫu hoạt động.

Một trong những vấn đề chính của EUV là cửa sổ quy trình hẹp, có thể chấp nhận các khuyết tật ngẫu nhiên có thể chấp nhận được.Khắc định hướng cung cấp một nút bổ sung cho thiết kế quy trình.Nếu giữa cửa sổ quy trình được mở và bắc cầu, bạn có thể di chuyển sang một bên của cửa sổ có cầu nối, sau đó sử dụng phương pháp khắc định hướng để loại bỏ cầu nối, xem Hình 5.

Hình 5. Khắc định hướng để loại bỏ các khuyết tật ngẫu nhiên.

Giới hạn độ cao của tụ điện ngày nay lớn hơn 40nm, đây cũng là giới hạn EUV đối với mẫu tụ điện hiện tại.Trong tương lai, các quảng cáo chiêu hàng nhỏ hơn sẽ được yêu cầu và độ biến thiên của quy trình cần phải tăng hơn 30% để đạt được quy mô, xem Hình 6.

Hình 6. Tỷ lệ tụ điện bị giới hạn bởi các thay đổi.

Giảm độ dày của mặt nạ cứng và cải thiện độ đồng đều của lớp khắc là tất cả những điều cần thiết để đạt được mục tiêu này.

Ngày nay, silicon vô định hình (a-Si) được sử dụng làm mặt nạ cứng.Trong tương lai, silicon pha tạp có thể mang lại khả năng chọn lọc tốt hơn, nhờ đó có thể tạo ra mặt nạ cứng mỏng hơn, nhưng nó sẽ tạo ra các sản phẩm phụ rất khó loại bỏ.Xem Hình 7.

Hình 7. Mặt nạ cứng cải tiến để mở rộng tụ điện.

Vấn đề với silicon pha tạp cho mặt nạ cứng là nó yêu cầu khắc đặc biệt và quy trình thế hệ tiếp theo sử dụng khắc ở nhiệt độ cao.Chất cản quang được sử dụng để tạo khuôn mẫu cho mặt nạ cứng oxit;sau đó mặt nạ cứng polysilicon pha tạp được tạo mẫu bằng cách sử dụng mặt nạ cứng oxit trong máy khắc nhiệt độ cao, và cuối cùng mặt nạ cứng polysilicon pha tạp được sử dụng Etch tụ điện.Việc chuyển đổi chế độ ăn mòn xung theo từng bước giữa các bước ăn mòn và lắng đọng cho phép sử dụng hóa chất triệt để quá trình khắc tốc độ cao của tụ điện, xem Hình 8.

Hình 8. Cải thiện hiệu suất và năng suất.

Dự kiến ​​rằng các đổi mới quy trình nêu trên có thể đạt được quy mô liên tục của kiến ​​trúc DRAM hiện tại.

Nhưng từ bài phát biểu, chúng tôi thấy rằng trong 3 đến 5 năm nữa, chúng tôi sẽ cần một kiến ​​trúc DRAM mới.Một tùy chọn thú vị có liên quan là 3D, thay đổi tụ điện từ cấu trúc dọc sang cấu trúc ngang xếp chồng lên nhau.