Tin tức

Một công nghệ có thể trở nên nổi tiếng từ một lĩnh vực chuyên môn tương đối hẹp.Có những lý do lịch sử và nó cũng không thể tách rời với sự quảng bá của các công ty nổi tiếng.Chính Apple là người đưa SiP đến với công chúng, và bao bì tiên tiến có thể thu hút sự chú ý rộng rãi của công chúng.Vì TSMC (TSMC).
Apple nói rằng i Watch của tôi sử dụng công nghệ SiP và SiP đã được biết đến rộng rãi kể từ đó;TSMC cho biết ngoài công nghệ tiên tiến, tôi cũng muốn tham gia vào lĩnh vực bao bì tiên tiến, và bao bì tiên tiến đã được ngành công nghiệp đề cập là có vị trí quan trọng như công nghệ tiên tiến.
hình ảnh
Những năm gần đây, các công nghệ đóng gói tiên tiến liên tục ra đời, các thuật ngữ mới cũng lần lượt xuất hiện khiến người ta có chút hoa mắt.Hiện tại, có ít nhất hàng chục tên liên quan đến bao bì tiên tiến có thể được liệt kê.
Ví dụ: WLP (Gói cấp độ Wafer), FIWLP (Gói cấp độ Wafer có quạt), FOWLP (Gói cấp độ Wafer của người hâm mộ), eWLB (Mảng BallGrid ở cấp độ Wafer nhúng), CSP (Gói cấp độ chip), WLCSP (Cấp độ Wafer Chip) Scale Package), CoW (Chip on Wafer), WoW (Wafer on Wafer), FOPLP (Fan-Out Panel Level Package), InFO (Tích hợp Fan-Out), CoWoS (Chip-on-Wafer-on-Substrate) , HBM (Bộ nhớ băng thông cao), HMC (Khối bộ nhớ kết hợp), Wide-IO (Đầu ra đầu vào rộng), EMIB (Cầu nối đa mạch nhúng), Foveros, Co-EMIB, ODI (Kết nối đa hướng), 3D IC , SoIC, X-Cube ... vv ... Đây đều là những công nghệ đóng gói tiên tiến.
Làm thế nào để phân biệt và hiểu rõ những công nghệ đóng gói tiên tiến chói lọi này?Đây là những gì bài viết này sẽ nói với người đọc.
Trước hết, để dễ phân biệt, chúng tôi chia bao bì tiên tiến thành hai loại: ① Công nghệ đóng gói tiên tiến dựa trên sự mở rộng mặt phẳng XY, chủ yếu thông qua RDL để mở rộng tín hiệu và kết nối liên thông;② Công nghệ đóng gói tiên tiến dựa trên mở rộng trục Z, chủ yếu thông qua TSV thực hiện mở rộng tín hiệu và kết nối với nhau.

Công nghệ đóng gói tiên tiến dựa trên phần mở rộng máy bay XY
Mặt phẳng XY ở đây đề cập đến mặt phẳng XY của tấm wafer hoặc chip.Đặc điểm khác biệt của loại bao này là không có TSV xuyên qua silicon.Phương pháp hoặc công nghệ mở rộng tín hiệu chủ yếu được thực hiện bởi lớp RDL.Thông thường không có đế và dây RDL được Gắn vào thân silicon của chip, hoặc được gắn vào Khuôn.Bởi vì sản phẩm gói cuối cùng không có đế, loại gói này tương đối mỏng và hiện đang được sử dụng rộng rãi trong điện thoại thông minh.

1. FOWLP

FOWLP (Fan-out Wafer Level Package) là một loại WLP (Wafer Level Package), vì vậy trước tiên chúng ta cần hiểu về gói cấp độ wafer WLP.
Trước khi công nghệ WLP ra đời, các bước quy trình đóng gói truyền thống chủ yếu được thực hiện sau khi cắt hạt lựu và cắt lát.Đầu tiên, tấm wafer được cắt hạt lựu và sau đó được đóng gói thành nhiều dạng khác nhau.

WLP ra đời vào khoảng năm 2000. Có hai loại: Fan-in (quạt vào) và Fan-Out (quạt ra).Bao bì cấp wafer WLP khác với bao bì truyền thống.Trong quy trình đóng gói, hầu hết các quy trình đều đúng.Tấm wafer được vận hành, nghĩa là, việc đóng gói tổng thể (Bao bì) được thực hiện trên tấm wafer, và việc xử lý bề mặt được thực hiện sau khi hoàn thành việc đóng gói.
Vì quá trình nhúng kim loại được thực hiện sau khi đóng gói xong, kích thước chip được đóng gói gần giống như kích thước của chip trần, vì vậy nó còn được gọi là CSP (Chip Scale Package) hoặc WLCSP (Wafer Level Chip Scale Packaging).Loại gói này phù hợp với các sản phẩm tiêu dùng.Xu hướng thị trường của các sản phẩm điện tử là nhẹ, nhỏ, ngắn và mỏng, điện dung và độ tự cảm tương đối nhỏ, có ưu điểm là giá thành rẻ và tản nhiệt tốt.
Lúc đầu, WLP chủ yếu sử dụng kiểu Fan-in, có thể được gọi là Fan-in WLP hoặc FIWLP, chủ yếu được sử dụng trong các chip có diện tích nhỏ và số lượng chân ít.

Với sự cải tiến của công nghệ vi mạch, diện tích chip bị thu hẹp lại và diện tích chip không thể chứa đủ chân.Do đó, dạng gói Fan-Out WLP, còn được gọi là FOWLP, được hình thành, nhận ra việc sử dụng đầy đủ RDL bên ngoài khu vực chip để tạo kết nối.Nhận thêm ghim.

FOWLP, bởi vì RDL và Bump phải được dẫn ra ngoại vi của chip trần, trước tiên cần phải nhúng tấm wafer chip trần, sau đó cấu hình lại chip trần độc lập vào quy trình wafer và trên cơ sở này, thông qua Quy trình hàng loạt và kim loại hóa các kết nối dây dẫn để tạo thành gói cuối cùng.Quy trình đóng gói FOWLP được thể hiện trong hình bên dưới.

FOWLP được hỗ trợ bởi nhiều công ty và các công ty khác nhau có các cách đặt tên khác nhau.Hình sau đây cho thấy FOWLP được cung cấp bởi các công ty lớn.

Cho dù đó là Fan-in hay Fan-out, kết nối giữa bao bì cấp wafer WLP và PCB ở dạng chip lật và mặt hoạt động của chip đối diện với bảng mạch in, có thể đạt được đường dẫn điện ngắn nhất , điều này cũng đảm bảo Tốc độ cao hơn và ít hiệu ứng ký sinh hơn.Mặt khác, do sử dụng bao bì theo lô, toàn bộ tấm wafer có thể được đóng gói cùng một lúc, và việc giảm chi phí là một động lực khác cho bao bì cấp wafer.
2. THÔNG TIN
InFO (Integrated Fan-out) là công nghệ đóng gói FOWLP tiên tiến được TSMC phát triển vào năm 2017. Nó là sự tích hợp trên quy trình FOWLP, có thể hiểu là tích hợp nhiều quy trình Fan-Out của chip, còn FOWLP tập trung vào Fan -Out quy trình đóng gói chính nó.
InFO đã dành không gian cho việc tích hợp nhiều chip, có thể được áp dụng để đóng gói chip tần số vô tuyến và không dây, đóng gói bộ xử lý và chip băng tần cơ sở, cũng như đóng gói bộ xử lý đồ họa và chip mạng.Hình bên dưới là sơ đồ so sánh của FIWLP, FOWLP và InFO.

Bộ vi xử lý iPhone của Apple luôn do Samsung sản xuất trong những năm đầu, nhưng TSMC bắt đầu từ A11 của Apple và lần lượt nhận đơn đặt hàng hai thế hệ vi xử lý iPhone.Kết nối, giảm độ dày, giải phóng không gian quý giá cho pin hoặc các bộ phận khác.
Apple đã bắt đầu đóng gói InFO từ iPhone 7 và sẽ tiếp tục sử dụng nó trong tương lai.iPhone 8, iPhone X, bao gồm cả các thương hiệu điện thoại di động khác trong tương lai cũng sẽ bắt đầu sử dụng công nghệ này.Việc bổ sung Apple và TSMC đã thay đổi tình trạng ứng dụng của công nghệ FOWLP, giúp thị trường dần dần chấp nhận và nói chung là áp dụng công nghệ đóng gói FOWLP (InFO).
3. FOPLP
Gói cấp độ bảng điều khiển FOPLP (Fan-out Panel Level Package) dựa trên ý tưởng và công nghệ của FOWLP, nhưng sử dụng một bảng điều khiển lớn hơn, vì vậy nó có thể sản xuất các sản phẩm đóng gói có kích thước gấp vài lần chip wafer silicon 300 mm.
Công nghệ FOPLP là một phần mở rộng của công nghệ FOWLP.Quá trình Fan-Out được thực hiện trên một bảng mang hình vuông lớn hơn, vì vậy nó được gọi là công nghệ đóng gói FOPLP.Bo mạch mang Panel của nó có thể là bo mạch mang PCB hoặc bo mạch mang thủy tinh cho các tấm tinh thể lỏng.
Hiện tại, FOPLP sử dụng vật mang PCB như 24 × 18 inch (610 × 457mm) và diện tích của nó gấp khoảng 4 lần so với tấm silicon mỏng 300 mm.Do đó, nó có thể được coi là một quá trình đơn lẻ, có thể được đo lường.Sản xuất các sản phẩm bao bì tiên tiến có kích thước gấp 4 lần so với bánh xốp silicon 300 mm.
Giống như quy trình FOWLP, công nghệ FOPLP có thể tích hợp quy trình trước và sau khi đóng gói, có thể được coi là quy trình đóng gói một lần nên có thể giảm đáng kể chi phí sản xuất và nguyên vật liệu.Hình dưới đây cho thấy sự so sánh giữa FOWLP và FOPLP.

FOPLP sử dụng công nghệ sản xuất PCB để sản xuất RDL.Chiều rộng dòng và khoảng cách dòng của nó hiện lớn hơn 10um.Thiết bị SMT được sử dụng để gắn chip và các thành phần thụ động.Vì diện tích bảng điều khiển của nó lớn hơn nhiều so với diện tích tấm wafer, nó có thể được sử dụng một lần Đóng gói nhiều sản phẩm hơn.So với FOWLP, FOPLP có lợi thế về chi phí lớn hơn.Hiện tại, các công ty đóng gói lớn trên toàn cầu bao gồm Samsung Electronics và ASE đang tích cực đầu tư vào công nghệ quy trình FOPLP.
4. EMIB
Công nghệ đóng gói tiên tiến EMIB (Embedded Multi-Die Interconnect Bridge) của cầu kết nối đa khuôn nhúng được Intel đề xuất và tích cực áp dụng.Không giống như ba gói nâng cao được mô tả ở trên, EMIB là một gói loại chất nền, vì EMIB không TSV do đó cũng được chia thành công nghệ đóng gói tiên tiến dựa trên phần mở rộng mặt phẳng XY.
Khái niệm EMIB tương tự như gói 2.5D dựa trên một bộ xen giữa silicon, là một kết nối liên kết cục bộ mật độ cao thông qua silicon.So với gói 2,5 truyền thống, do không có TSV, công nghệ EMIB có ưu điểm là năng suất gói bình thường, không có quy trình bổ sung và thiết kế đơn giản.
Các chip SoC truyền thống, CPU, GPU, bộ điều khiển bộ nhớ và bộ điều khiển IO chỉ có thể được sản xuất bằng một quy trình.Sử dụng công nghệ EMIB, CPU và GPU có yêu cầu quy trình cao và có thể sử dụng quy trình 10nm, đơn vị IO, đơn vị giao tiếp có thể sử dụng quy trình 14nm, phần bộ nhớ có thể sử dụng quy trình 22nm và công nghệ đóng gói tiên tiến EMIB có thể tích hợp ba quy trình khác nhau thành một bộ xử lý A.Hình dưới đây là một sơ đồ của EMIB.

So với thiết bị xen kẽ silicon (interposer), diện tích chip silicon của EMIB nhỏ hơn, linh hoạt hơn và tiết kiệm hơn.Công nghệ đóng gói EMIB có thể đóng gói CPU, IO, GPU và thậm chí FPGA, AI và các chip khác với nhau theo nhu cầu và có thể đóng gói các chip của các quy trình khác nhau như 10nm, 14nm, 22nm, v.v. lại với nhau thành một chip duy nhất, thích ứng với nhu cầu của doanh nghiệp linh hoạt.

Thông qua phương pháp EMIB, nền tảng KBL-G tích hợp bộ vi xử lý Intel Core và GPU AMD Radeon RX Vega M, đồng thời có khả năng tính toán mạnh mẽ của bộ vi xử lý Intel và khả năng đồ họa tuyệt vời của GPU AMD, cũng như một nhiệt lượng tuyệt vời. kinh nghiệm tiêu tán..Con chip này đã tạo nên lịch sử và đưa trải nghiệm sản phẩm lên một tầm cao mới.

Công nghệ đóng gói tiên tiến dựa trên phần mở rộng trục Z
Công nghệ đóng gói tiên tiến dựa trên mở rộng trục Z chủ yếu để mở rộng tín hiệu và kết nối thông qua TSV.TSV có thể được chia thành TSV 2,5D và TSV 3D.Thông qua công nghệ TSV, nhiều chip có thể được xếp chồng lên nhau theo chiều dọc và kết nối với nhau.
Trong công nghệ 3D TSV, các chip rất gần nhau nên độ trễ sẽ ít hơn.Ngoài ra, việc rút ngắn chiều dài kết nối liên kết có thể làm giảm các hiệu ứng ký sinh liên quan và làm cho thiết bị chạy với tần suất cao hơn, điều này chuyển thành cải thiện hiệu suất và lớn hơn mức độ giảm chi phí.
Công nghệ TSV là công nghệ chủ chốt của bao bì ba chiều, bao gồm các nhà sản xuất tích hợp bán dẫn, xưởng sản xuất mạch tích hợp, xưởng đúc bao bì, các nhà phát triển công nghệ mới nổi, các trường đại học và viện nghiên cứu, các liên minh công nghệ và các tổ chức nghiên cứu khác đã thực hiện nhiều khía cạnh của quy trình TSV .Nghiên cứu và phát triển.
Ngoài ra, bạn đọc cần lưu ý rằng mặc dù công nghệ đóng gói tiên tiến dựa trên mở rộng trục Z chủ yếu sử dụng TSV để mở rộng tín hiệu và kết nối với nhau, nhưng RDL cũng không thể thiếu.Ví dụ, nếu TSV của chip trên và chip dưới không thể được căn chỉnh, chúng cần phải thông qua RDL thực hiện kết nối cục bộ.
5. CoWoS
CoWoS (Chip-on-Wafer-on-Substrate) là công nghệ đóng gói 2.5D do TSMC đưa ra.CoWoS là đóng gói chip trên một bộ xen giữa silicon (interposer) và sử dụng hệ thống dây điện mật độ cao trên bộ xen silicon để kết nối với nhau.Kết nối, và sau đó cài đặt nó trên chất nền gói, như thể hiện trong hình bên dưới.

Cả CoWoS và InFO nói trên đều đến từ TSMC.CoWoS có Silicon Interposer, nhưng InFO thì không.CoWoS hướng đến thị trường cao cấp, số lượng kết nối và kích thước gói tương đối lớn.InFO nhắm đến thị trường hiệu quả về chi phí, với kích thước gói hàng nhỏ hơn và ít kết nối hơn.
TSMC bắt đầu sản xuất hàng loạt CoWoS vào năm 2012. Thông qua công nghệ này, nhiều chip được đóng gói cùng nhau và thông qua kết nối mật độ cao Silicon Interposer, nó đã đạt được hiệu quả của kích thước gói nhỏ, hiệu suất cao, tiêu thụ điện năng thấp và ít chân cắm hơn.
Công nghệ CoWoS được sử dụng rộng rãi.GP100 của Nvidia và chip Google TPU2.0 đằng sau AlphaGo đã đánh bại Ke Jie đều sử dụng công nghệ CoWoS.Trí tuệ nhân tạo AI cũng đứng sau sự đóng góp của CoWoS.Hiện tại, CoWoS đã được hỗ trợ bởi các nhà sản xuất chip cao cấp như NVIDIA, AMD, Google, XilinX và Huawei HiSilicon.
6. HBM
Bộ nhớ băng thông cao HBM (High-Bandwidth Memory), chủ yếu dành cho thị trường card đồ họa cao cấp.HBM sử dụng công nghệ 3D TSV và 2,5D TSV để xếp chồng nhiều chip nhớ với nhau thông qua 3D TSV và sử dụng công nghệ TSV 2,5D để kết nối các chip nhớ và GPU xếp chồng lên nhau trên bo mạch của nhà mạng.Hình dưới đây cho thấy một sơ đồ của công nghệ HBM.

HBM hiện có ba phiên bản là HBM, HBM2 và HBM2E với băng thông lần lượt là 128 GBps / Stack, 256 GBps / Stack và 307 GBps / Stack.HBM3 mới nhất vẫn đang được phát triển.
Tiêu chuẩn HBM chính của AMD, NVIDIA và Hynix, AMD lần đầu tiên sử dụng tiêu chuẩn HBM trong các card đồ họa hàng đầu của mình, với băng thông bộ nhớ video lên đến 512 GBps và NVIDIA cũng theo sát, sử dụng tiêu chuẩn HBM để đạt được băng thông bộ nhớ video 1TBps.So với DDR5, hiệu suất của HBM được cải thiện hơn 3 lần, nhưng điện năng tiêu thụ lại giảm 50%.
7. HMC
Khối lưu trữ hỗn hợp HMC (Hybrid Memory Cube), tiêu chuẩn của nó chủ yếu được quảng bá bởi Micron, thị trường mục tiêu là thị trường máy chủ cao cấp, đặc biệt là đối với kiến ​​trúc đa xử lý.HMC sử dụng các chip DRAM xếp chồng lên nhau để đạt được băng thông bộ nhớ lớn hơn.Ngoài ra, HMC còn tích hợp bộ điều khiển bộ nhớ (Memory Controller) vào gói DRAM stack thông qua công nghệ tích hợp 3D TSV.Hình sau cho thấy sơ đồ của công nghệ HMC.

So sánh HBM và HMC, có thể thấy cả hai rất giống nhau.Cả hai đều xếp chồng các chip DRAM và kết nối chúng với nhau thông qua 3D TSV, và có các chip điều khiển logic bên dưới chúng.Sự khác biệt giữa cả hai là HBM được kết nối với nhau thông qua Interposer và GPU, trong khi HMC được cài đặt trực tiếp trên Substrate, thiếu Interposer và 2.5D TSV ở giữa.
Trong ngăn xếp HMC, đường kính của 3D TSV là khoảng 5-6um và con số vượt quá 2000+.Các chip DRAM thường được làm mỏng đến 50um và các chip được kết nối bằng MicroBump 20um.
Trước đây, bộ điều khiển bộ nhớ được tích hợp sẵn trong bộ vi xử lý, vì vậy trong các máy chủ cao cấp, khi cần sử dụng một số lượng lớn các mô-đun bộ nhớ thì việc thiết kế bộ điều khiển bộ nhớ rất phức tạp.Bây giờ bộ điều khiển bộ nhớ được tích hợp vào mô-đun bộ nhớ, thiết kế của bộ điều khiển bộ nhớ được đơn giản hóa rất nhiều.Ngoài ra, HMC sử dụng giao diện nối tiếp tốc độ cao (SerDes) để triển khai giao diện tốc độ cao, phù hợp với các trường hợp bộ xử lý và bộ nhớ ở xa.
8. IO rộng
Công nghệ đầu vào và đầu ra băng thông rộng Wide-IO (Wide Input Output) chủ yếu được Samsung thúc đẩy.Nó đã đạt đến thế hệ thứ hai.Nó có thể đạt được độ rộng giao diện bộ nhớ lên đến 512bit.Tần số hoạt động của giao diện bộ nhớ có thể lên đến 1GHz và tổng băng thông bộ nhớ có thể đạt 68GBps.Nó gấp đôi băng thông của giao diện DDR4 (34GBps).
Wide-IO được thực hiện bằng cách xếp chồng chip Bộ nhớ lên chip Logic và chip Bộ nhớ được kết nối với chip Logic và chất nền thông qua 3D TSV, như thể hiện trong hình bên dưới.

Wide-IO có những ưu điểm của gói xếp chồng theo chiều dọc của kiến ​​trúc TSV, có thể giúp tạo ra bộ lưu trữ di động với các đặc tính về tốc độ, dung lượng và điện năng để đáp ứng nhu cầu của các thiết bị di động như điện thoại thông minh, máy tính bảng và máy chơi game cầm tay.Thị trường mục tiêu chính của nó là các thiết bị Di động yêu cầu mức tiêu thụ điện năng thấp.
9. Foveros
Ngoài bao bì nâng cao EMIB được mô tả trước đó, Intel cũng giới thiệu công nghệ tích cực trên bo mạch của Foveros.Trong phần giới thiệu kỹ thuật của Intel, Foveros được gọi là 3D Face to Face Chip Stack để tích hợp không đồng nhất, một ngăn xếp chip tích hợp không đồng nhất ba chiều mặt đối mặt.
Sự khác biệt giữa EMIB và Foveros là công nghệ trước đây là công nghệ đóng gói 2D, còn công nghệ sau là công nghệ đóng gói xếp chồng 3D.So với bao bì 2D EMIB, Foveros phù hợp hơn với các sản phẩm có kích thước nhỏ hoặc các sản phẩm có yêu cầu băng thông bộ nhớ cao hơn.Trên thực tế, EMIB và Foveros có rất ít sự khác biệt về hiệu suất và chức năng của chip.Cả hai chip có thông số kỹ thuật và chức năng khác nhau đều được tích hợp để đóng các vai trò khác nhau.Tuy nhiên, về khối lượng và mức tiêu thụ điện năng, ưu điểm của xếp chồng 3D Foveros đã nổi lên.Sức mạnh của dữ liệu được Foveros truyền trên mỗi bit là rất thấp.Công nghệ Foveros phải đối phó với việc giảm âm độ Bump, tăng mật độ và công nghệ xếp chồng chip.
Hình dưới đây mô tả sơ đồ của công nghệ đóng gói Foveros 3D.

Là chip bo mạch chủ có thiết kế xếp chồng 3D Foveros đầu tiên là LakeField, nó tích hợp bộ xử lý Ice Lake 10nm và lõi 22nm, với các chức năng PC hoàn chỉnh, nhưng kích thước chỉ bằng vài xu.
Mặc dù Foveros là một công nghệ đóng gói 3D tiên tiến hơn, nhưng nó không thể thay thế cho EMIB.Intel sẽ kết hợp cả hai trong sản xuất tiếp theo.
10. Co-EMIB (Foveros + EMIB)
Co-EMIB là một tổ hợp của EMIB và Foveros.EMIB chịu trách nhiệm chính về kết nối theo chiều ngang, để các chip của các lõi khác nhau được nối với nhau như xếp hình, trong khi Foveros là một ngăn xếp dọc, giống như một tòa nhà cao tầng.Mỗi tầng có thể có các thiết kế hoàn chỉnh khác nhau, chẳng hạn như phòng tập thể dục ở tầng một, tòa nhà văn phòng ở tầng hai và căn hộ ở tầng ba.
Công nghệ đóng gói kết hợp giữa EMIB và Foveros được gọi là Co-EMIB, là một phương pháp sản xuất chip linh hoạt hơn cho phép các chip tiếp tục được nối theo chiều ngang trong khi được xếp chồng lên nhau.Do đó, công nghệ này có thể ghép nhiều chip Foveros 3D lại với nhau thông qua EMIB để tạo ra một hệ thống chip lớn hơn.Hình dưới đây là một sơ đồ của công nghệ Co-EMIB.

Công nghệ đóng gói Co-EMIB có thể cung cấp hiệu suất tương đương với công nghệ của một con chip đơn lẻ.Chìa khóa để đạt được công nghệ này là công nghệ kết nối đa hướng ODI (Omni-Directional Interconnect).ODI có hai loại khác nhau.Ngoài việc kết nối các loại thang máy trên các tầng khác nhau, còn có các cầu vượt kết nối các cấu trúc ba chiều khác nhau, cũng như các tầng đan xen giữa các tầng, do đó các tổ hợp chip khác nhau có thể có tính linh hoạt cực cao.Công nghệ đóng gói ODI cho phép các chip được kết nối với nhau theo cả chiều ngang và chiều dọc.

Co-EMIB sử dụng phương pháp đóng gói 3D + 2D mới để chuyển đổi tư duy thiết kế chip từ một khối hình phẳng trong quá khứ thành một đống gỗ.Do đó, bên cạnh những kiến ​​trúc điện toán mới mang tính cách mạng như điện toán lượng tử, có thể nói CO-EMIB sẽ duy trì và tiếp tục những thông lệ tốt nhất của kiến ​​trúc và sinh thái điện toán hiện có.
11. SoIC

SoIC, còn được gọi là TSMC-SoIC, là một công nghệ mới được đề xuất bởi TSMC-System-on-Integrated-Chips.Dự kiến, công nghệ SoIC của TSMC sẽ được sản xuất hàng loạt vào năm 2021.
Chính xác thì SoIC là gì?Cái gọi là SoIC là một công nghệ xếp chồng đa chip sáng tạo có thể thực hiện tích hợp cấp wafer cho các quy trình dưới 10 nanomet.Điểm đặc biệt nhất của công nghệ này là cấu trúc liên kết không va đập nên có mật độ tích hợp cao hơn và hiệu suất chạy tốt hơn.
SoIC bao gồm hai dạng kỹ thuật: CoW (Chip-on-wafer) và WoW (Wafer-on-wafer).Từ mô tả của TSMC, SoIC là liên kết trực tiếp của WoW wafer-to-wafer hoặc CoW chip-to-wafer Công nghệ liên kết thuộc về công nghệ Front-End 3D (FE 3D), trong khi InFO và CoWoS nói trên thuộc về Back-End Công nghệ 3D (BE 3D).TSMC và Siemens EDA (Cố vấn) đã hợp tác về công nghệ SoIC và đưa ra các công cụ thiết kế và xác minh liên quan.
Hình bên dưới là sự so sánh giữa tích hợp 3D IC và SoIC.

Cụ thể, quy trình sản xuất SoIC và 3D IC có phần giống nhau.Chìa khóa của SoIC là nhận ra một cấu trúc đường giao nhau không có va chạm và mật độ TSV của nó cao hơn so với IC 3D truyền thống, có thể được thực hiện trực tiếp bởi TSV cực nhỏ.Sự liên kết giữa các lớp chip.Hình trên cho thấy sự so sánh giữa mật độ TSV và kích thước vết sưng giữa 3D IC và SoIC.Có thể thấy mật độ TSV của SoIC cao hơn nhiều so với IC 3D.Đồng thời, kết nối giữa các chip của nó cũng áp dụng công nghệ liên kết trực tiếp no-Bump.Khoảng cách chip nhỏ hơn và mật độ tích hợp cao hơn.Do đó, sản phẩm của hãng cũng tốt hơn so với truyền thống.IC 3D có mật độ chức năng cao hơn.
12. X-Cube
X-Cube (eXtended-Cube) là công nghệ tích hợp 3D được Samsung công bố có thể chứa nhiều bộ nhớ hơn trong một không gian nhỏ hơn và rút ngắn khoảng cách tín hiệu giữa các đơn vị.
X-Cube được sử dụng trong các quy trình yêu cầu hiệu suất và băng thông cao, chẳng hạn như 5G, trí tuệ nhân tạo, thiết bị đeo hoặc di động và các ứng dụng yêu cầu khả năng tính toán cao.X-Cube sử dụng công nghệ TSV để xếp SRAM lên trên khối logic, có thể chứa nhiều bộ nhớ hơn trong một không gian nhỏ hơn.
Qua sơ đồ hiển thị công nghệ X-Cube có thể thấy, khác với cách đóng gói song song 2D nhiều chip trước đây, gói X-Cube 3D cho phép xếp chồng và đóng gói nhiều chip, giúp cấu trúc chip thành phẩm gọn gàng hơn.Công nghệ TSV được sử dụng để kết nối các chip, giúp giảm tiêu thụ điện năng trong khi tăng tốc độ truyền tải.Công nghệ này sẽ được áp dụng cho 5G tiên tiến, AI, AR, HPC, chip di động, VR và các lĩnh vực khác.

Công nghệ X-Cube giúp rút ngắn đáng kể khoảng cách truyền tín hiệu giữa các chip, tăng tốc độ truyền dữ liệu, giảm tiêu thụ điện năng, có thể tùy chỉnh băng thông và mật độ bộ nhớ theo nhu cầu của khách hàng.Hiện tại, công nghệ X-Cube đã có thể hỗ trợ các quy trình 7nm và 5nm.Samsung sẽ tiếp tục hợp tác với các công ty bán dẫn toàn cầu để triển khai công nghệ này trong thế hệ chip hiệu suất cao mới.
Kết luận Công nghệ đóng gói tiên tiến
Trong bài viết này, chúng tôi xin mô tả 12 công nghệ đóng gói tiên tiến chủ đạo nhất hiện nay.Bảng sau là so sánh ngang của các công nghệ đóng gói tiên tiến chính thống này.

Từ sự so sánh, chúng ta có thể thấy rằng sự xuất hiện và phát triển nhanh chóng của bao bì tiên tiến chủ yếu là trong 10 năm trở lại đây.Công nghệ tích hợp của nó chủ yếu bao gồm 2D, 2.5D, 3D, 3D + 2D, 3D + 2.5D và mật độ chức năng của nó cũng thấp.Trung bình, cao và cực kỳ cao.Các lĩnh vực ứng dụng bao gồm 5G, AI, thiết bị đeo, thiết bị di động, máy chủ hiệu suất cao, điện toán hiệu suất cao, đồ họa hiệu suất cao và các lĩnh vực khác.Các nhà cung cấp ứng dụng chính bao gồm TSMC, Intel, SAMSUNG và các nhà sản xuất Chip nổi tiếng khác, điều này cũng phản ánh xu hướng tích hợp sản xuất bao bì và chip tiên tiến.

Cuối cùng, hãy tóm tắt: mục đích của bao bì nâng cao là:

Cải thiện mật độ chức năng, rút ​​ngắn độ dài kết nối, cải thiện hiệu suất hệ thống và giảm tiêu thụ điện năng tổng thể.

Bao bì nâng cao cũng đặt ra các yêu cầu mới cho các công cụ EDA.Các công cụ EDA cần có khả năng hỗ trợ thiết kế FIWLP, FOWLP, TSV 2.5D và 3D TSV, đồng thời cũng cần hỗ trợ thiết kế đa chất nền, bởi vì một sản phẩm có chất nền silicon (inteposer) và chất nền đóng gói (Substrate) thường được tích hợp với nhau , và các công ty EDA lớn đã đưa ra các công cụ mới để hỗ trợ thiết kế và xác minh bao bì tiên tiến, bao gồm Synopsys, Cadence, Siemens EDA (Mentor) đang tích cực tham gia.

Hình dưới đây cho thấy ảnh chụp màn hình thiết kế gói nâng cao của công cụ Siemens EDA XPD.Thiết kế bao gồm thiết kế 3D TSV và 2.5D TSV, Interposer, Substrate, FlipChip, Microbump, BGA và các yếu tố khác, được trình bày chi tiết và chính xác trong công cụ EDA.